JPS63291128A - Production system - Google Patents

Production system

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Publication number
JPS63291128A
JPS63291128A JP62125410A JP12541087A JPS63291128A JP S63291128 A JPS63291128 A JP S63291128A JP 62125410 A JP62125410 A JP 62125410A JP 12541087 A JP12541087 A JP 12541087A JP S63291128 A JPS63291128 A JP S63291128A
Authority
JP
Japan
Prior art keywords
functions
slave
rules
function
processor
Prior art date
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Pending
Application number
JP62125410A
Other languages
Japanese (ja)
Inventor
Mitsuhiro Inazumi
満広 稲積
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPS63291128A publication Critical patent/JPS63291128A/en
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Abstract

PURPOSE:To realize a high efficient production system by dispersing a large quantity of collating operation necessary for preparation of a competitive set into respective slave processors and executing it serially and in parallel. CONSTITUTION:The initial values of all rules and all working memories are given to a master processor, and all rules are equally assigned through a common bus to all slave processors. A master processor simultaneously gives the contents of the working memories through the common bus to all slave processors and the slave processor prepares the competitive set between the contents and the rules assigned to itself. The slave processor receives the information of the preceding competitive cancellation from itself through a ring bus. The master processor executes the rules based on the information of the result of the competitive cancellation from the preceding slave processor. Thus, the load of the system is dispersed and the inference is efficiently executed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロダクションシステムにiするモノである。[Detailed description of the invention] [Industrial application field] The present invention is an addition to a production system.

〔従来の技術〕[Conventional technology]

プロダクションシステムは、コンピュータに知識情報処
理をさせるための一手法である。
A production system is a method for making computers process knowledge information.

従来の技術の場合の、プロダクションシステムの構成、
およびその動作を第4図に基づき説明する。
Configuration of the production system in the case of conventional technology,
And its operation will be explained based on FIG.

図中の番号 は制御機能により制御されるプロダクショ
ンシステム全体を模式的に示す。また、22はシステム
の制御情報等を記憶するワーキングメモリー機能を、ま
た23は、一般的には「もし〜ならば〜を実行せよ。」
と言う形で表現されるルールメモリー機能を表す。また
24は・ワーキングメモリー中のデータと、ルールメモ
リー中のルールから実行可能なルールの集合(以下この
集合を競合集合と言う。)を作り出す競合集合生成機能
を表す。25はその競合集合中から実行すべき唯一のル
ールを選択する競合解消機能を表す。
The numbers in the figure schematically indicate the entire production system controlled by the control functions. Also, 22 is a working memory function that stores system control information, etc., and 23 is generally used to say "If... then execute...".
It represents the rule memory function expressed in the form. Further, 24 represents a competitive set generation function that creates a set of executable rules (hereinafter this set will be referred to as a competitive set) from the data in the working memory and the rules in the rule memory. 25 represents a conflict resolution function that selects the only rule to be executed from the conflict set.

26は、その選択されたルールを現実に実行するルール
実行機能を表す、また27は、マン・マシンインターフ
ェイス機能を表す、24.25.26.27は一括して
推論エンジンと呼ばれる。
26 represents a rule execution function that actually executes the selected rule, 27 represents a man-machine interface function, and 24, 25, 26, and 27 are collectively called an inference engine.

このシステムの動作は一般に「認識−実行サイクル」と
呼ばれるものを通して行なわれる。より具体的にはこれ
は次の四つの動作の繰り返しである。
The system operates through what is commonly referred to as a "recognize-execute cycle." More specifically, this is a repetition of the following four actions.

1) ワーキングメモリー中の個々の内容(以下これを
WMEと書く。) とルールとを照合し、実行可能なル
ールとWMEの組の集合(以下これを競合集合と書く。
1) The individual contents in the working memory (hereinafter referred to as WME) are compared with the rules, and a set of executable rule-WME pairs (hereinafter referred to as conflict set) is determined.

)をつくる。).

2)  1金集合の中から実際に実行すべきルールとW
MEの組を選択する。(以下この動作を競合解消と書く
。) 3) 2)で選択されたルールの実行部を実行する。
2) Rules and W that should be actually executed from the 1 gold set
Select a set of MEs. (Hereinafter, this operation will be referred to as conflict resolution.) 3) Execute the execution part of the rule selected in 2).

4)  1)へもどる。4) Return to 1).

この繰り返しは1)の競合集合が空になるか、あるいは
3)において陽に停止命令があるまで繰り返される。
This repetition is repeated until the contention set in 1) becomes empty or until there is an explicit stop command in 3).

この繰り返しの内、システムの効率に最も影響を与える
のは1)の競合集合を作成する部分である。何の工夫も
なされない場合、 全実行時間の8〜9割以上がこのた
めに消費される。
Of these repetitions, the part that has the greatest impact on system efficiency is 1), which creates a competitive set. If no measures are taken, more than 80-90% of the total execution time will be consumed for this purpose.

この部分がそのように大量の時間を消費するのはつまり
ルールの条件節とWMEとの照合に時間がかかると言う
事である。
The reason why this part consumes such a large amount of time is that it takes time to match the conditional clause of the rule with the WME.

今、単純にこの照合を行うとしてそのために必要とされ
る全時間Tは、ルールの数をr1ルール中の平均条件部
数をClWMEの数を凱一つの〜vMEと一つの条件節
の平均照合時間をtとすれば、 ’r=rxcxwxt で与えられる。
Now, if we simply perform this matching, the total time T required for this is the number of rules, r1 the average number of condition parts in a rule, Cl the number of WMEs, and the average matching time for one ~vME and one conditional clause. If t is t, it is given by 'r=rxcxwxt.

この時間Tを短縮するために幾つかの高速化手法が用い
られている。
Several speed-up techniques are used to shorten this time T.

例えば、RETEアルゴリズムは条件節やWMEの冗長
性や類似性に注目し、照合動作の回数を減少させる。
For example, the RETE algorithm focuses on redundancy and similarity of conditional clauses and WMEs to reduce the number of matching operations.

しかし、システムが複雑、巨大化するとともにこれらの
アルゴリズムの育効性も実用的な意味において減少して
しまう。
However, as the system becomes more complex and larger, the effectiveness of these algorithms decreases in practical terms.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

本発明が解決しようとする問題点は、従前のプロダクシ
ョンシステムにおいて、競合集合の作成に多大な時間が
消費され、それがプロダクションシステムの実行効率を
低下させてしまうと言う事であり、またその目的とする
事は、より効率良く動作し、 かつ種々の大きさのシス
テムに適応でき、また拡張が容易であり、またマイクロ
プロセッサシステムにより適合するものである。
The problem that the present invention aims to solve is that in conventional production systems, a large amount of time is consumed in creating conflict sets, which reduces the execution efficiency of the production system. It operates more efficiently, is adaptable to systems of various sizes, is easily expandable, and is more compatible with microprocessor systems.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は A) 少なくとも a) ルールメモリー機能 b) ワーキングメモリー機能 C) 競合集合生成機能 d) 競合解消機能 e) 少なくとも一組の出力機能 r) 少なくとも二組の入力機能 g) 上記a)からf)の機能を制御する動作制御機能 を待った複数のスレーブプロセッサエレメントをその構
成中に含み、 B) かつ、少なくとも h) ルールメモリー機能 i) ワーキングメモリー機能 j) ルール実行機能 k) 少なくとも一組の入力機能 ■) 少なくとも二組の出力機能 m) 上記h)から1)までの機能を制御する動作制御
機能 を待ったマスタープロセッサーをその構成中に含み、 C) かつ、A)のスレーブプロセッサエレメントの少
なくとも一組の入力機能と、 B)のマスタープロセッ
サーの少なくとも一組の出力機能が共通のバスに接続さ
れており、 D) かつ、A)のスレーブプロセッサエレメントの少
なくとも一組の入出力機能と、B)のマスタープロセッ
サの少なくとも一組の入出力機能が相互にリング状にi
f−続されている事を特徴とするプロダクションシステ
ムである。
The present invention provides: A) At least a) Rule memory function b) Working memory function C) Conflict set generation function d) Conflict resolution function e) At least one set of output functions r) At least two sets of input functions g) Above a) to f B) and at least h) a rule memory function i) a working memory function j) a rule execution function k) at least one set of inputs; Function ■) At least two sets of output functions m) includes in its configuration a master processor with an operation control function that controls the functions h) to 1) above, and C) and at least one of the slave processor elements of A). and at least one set of output functions of the master processor element of B) are connected to a common bus; and D) and at least one set of input/output functions of the slave processor element of A); At least one set of input/output functions of the master processor of the i
This is a production system that is characterized by being connected to

〔実施例〕〔Example〕

以下に本発明の一実施例を模式的に示した第1図、第2
図、第3図に基づき、本発明の詳細な説明する。
Figures 1 and 2 schematically show an embodiment of the present invention.
The present invention will be described in detail with reference to FIGS.

第1図は本発明によるプロダクションシステムの概念図
である。図中番号1はスレーブプロセッサ群を、 2は
共通バス、3はマスタープロセッサ、4はリング状バス
をそれぞれ示す。
FIG. 1 is a conceptual diagram of a production system according to the present invention. In the figure, number 1 indicates a group of slave processors, 2 indicates a common bus, 3 indicates a master processor, and 4 indicates a ring bus.

第2図はスレーブプロセッサの機能の概念図である。図
中番号5は入力機能部を、6は出力機能部、7はルール
メモリー機能部、8はワーキングメモリー機能部、9は
競合集合生成部、10は競合解消機能部、11は入力機
能部、12はスレーブプロセッサの制御機能の範囲をそ
れぞれ示す。
FIG. 2 is a conceptual diagram of the functions of the slave processor. In the figure, number 5 is an input function section, 6 is an output function section, 7 is a rule memory function section, 8 is a working memory function section, 9 is a conflict set generation section, 10 is a conflict resolution function section, 11 is an input function section, 12 indicates the range of control functions of the slave processors.

第3図はマスタープロセッサの機能の概念図である0図
中番号13は出力機能部を、14もまた出力機能部を、
15は入力機能部、16はワーキングメモリ機能部、1
7はルールモリ−機能部、18はルール実行機能部、1
9は共通バスへの出力、20はマスクプロセッサの制御
機能の範囲を示す。
FIG. 3 is a conceptual diagram of the functions of the master processor. In the figure, number 13 is the output function section, 14 is also the output function section,
15 is an input function section, 16 is a working memory function section, 1
7 is a rule memory function section, 18 is a rule execution function section, 1
9 indicates the output to the common bus, and 20 indicates the range of control functions of the mask processor.

これらの図に基づいて、この本発明の一実施例の模式的
なプロダクションシステムの動作を、各動作ステップを
追って詳細に説明する。
Based on these figures, the operation of a typical production system according to an embodiment of the present invention will be explained in detail, step by step.

1.1fマスタープロセツサに、全ルールと全アーキン
グメモリーの初期値を与える。
1.1f Give initial values of all rules and all arcing memories to the master processor.

2、マスタープロセッサはその全ルールを、共通バスを
介して全スレーブプロセッサへ均等に割り当てる。ここ
で均等であると言うのは、単に同じ数のルールをそれぞ
れに割り当てると言う事ではなく、そのルールの複雑さ
等も考慮して負荷が均等になるように割り当てると言う
事であだ、。
2. The master processor allocates all its rules equally to all slave processors via a common bus. Here, being equal does not mean simply assigning the same number of rules to each, but also considering the complexity of the rules and assigning them so that the load is even. .

3、マスクプロセッサはワーキングメモリーの内容を共
通バスを介して全スレーブプロセッサへ同時に与える。
3. The mask processor provides the contents of the working memory to all slave processors simultaneously via a common bus.

4、スレーブプロセッサは、与えられたワーキングメモ
リーの内容と、自分に割り当てられたルールとの間で競
合集合を作成する。ここで注意すべき事は、この競合集
合を作成する負荷はシステム全体の大きさではなく、そ
のスレーブプロセッサに割り当てられたルール数にのみ
依存すると言う事である。つまり、システムの大きさに
合わせてスレーブプロセッサの数を増減すれば、巨大な
システムも、小さなシステムと同等の効率を持ち得ると
言う事である。
4. The slave processor creates a conflict set between the given working memory contents and the rules assigned to it. What should be noted here is that the load of creating this conflict set does not depend on the size of the entire system, but only on the number of rules assigned to the slave processor. In other words, a huge system can be as efficient as a small system by increasing or decreasing the number of slave processors according to the size of the system.

5、スレーブプロセッサはり/グ状バスを介して自分よ
り一つ前のスレーブプロセッサの競合解消の情報を受信
する。
5. Receive contention resolution information of the slave processor immediately before itself via the slave processor beam/gang bus.

6、スレーブプロセッサは4で作成した競合集合に、5
で受信した情報を加えて競合解消を行う。
6. The slave processor adds 5 to the contention set created in 4.
Conflict resolution is performed by adding the information received in .

7、スレーブプロセッサは6の結果をリング状バスへ出
力する。
7. The slave processor outputs the result of 6 to the ring bus.

もしも、このスレーブプロセッサがリング状バスにおい
てマスタープロセッサの一つ前のプロセッサであれば、
ここで出力される競合解消の結果が全ルールについての
競合解消の結果である。
If this slave processor is the one before the master processor on the ring bus,
The conflict resolution results output here are the conflict resolution results for all rules.

8.マスタープロセッサはその一つ前のスレーブプロセ
ッサからの競合解消の結果の情報に基づき、そのルール
を実行する。
8. The master processor executes its rules based on the conflict resolution result information from the previous slave processor.

9、マスタープロセッサは8の情報に基づき、もし必要
であるならばスレーブプロセッサ群のルールを再配置す
る。
9. Based on the information in 8, the master processor rearranges the rules of the slave processor group, if necessary.

10、 マスタープロセッサは8の実行の結果に基づき
、ワーキングメモリーの更新情報に基づき、ワーキング
メモリーの更新情報を共通バスへ出力する。
10. The master processor outputs working memory update information to the common bus based on the update information of the working memory based on the result of the execution of step 8.

11、 スレーブプロセッサ群は10の情報に基づき、
必要があるならば自らの競合集合を更新する。
11. The slave processor group is based on the information in 10,
Updates own conflict set if necessary.

12、 6へもどる。12. Return to 6.

以上に例示したように、本発明によるプロダクションシ
ステムにおいては、従来のプログクシ9ノシステムのよ
うにルールやワーキングメモリーの内容が静的に配置さ
れる事はない。むしろ、それらが動的にシステムの内を
循環する事によりシステムの負荷が分散され、効率的に
推論が実行されて行く。
As exemplified above, in the production system according to the present invention, the rules and contents of the working memory are not statically arranged as in the conventional production system. Rather, by dynamically circulating them within the system, the system load is distributed and inference is executed efficiently.

〔発明の効果〕〔Effect of the invention〕

以上に説明してきたように、本発明によれば、従来のプ
ロダクシヨンシステムにおいて問題であった競合集合の
作成に要する多量の照合操作が、各スレーブプロセッサ
に分散され、かつそれが直列、並列に実行される。その
ため、高効率のプロダクションシステムを実現する事が
できる。
As explained above, according to the present invention, the large amount of collation operations required to create a conflict set, which was a problem in conventional production systems, is distributed to each slave processor, and it can be performed serially or in parallel. executed. Therefore, a highly efficient production system can be realized.

また、各スレーブプロセッサの機能は全て同等であるた
め、マイクロプロセッサ等を用いてそれらを容易に、か
つ大量に作製する事ができる。
Further, since the functions of each slave processor are all equivalent, they can be easily manufactured in large quantities using a microprocessor or the like.

また本システムの動作においてスレーブプロセッサの数
は本質的には全く彩りを与えない。従って目的のシステ
ムの大きさによりスレーブプロセッサの数を増すと言う
形で非常に容易にシステムの能力を増大し得る。また完
成したシステムにおいても同様の方法ににより、容易に
その能力を拡張できる。
Furthermore, the number of slave processors essentially has no effect on the operation of this system. Therefore, depending on the size of the target system, the capacity of the system can be increased very easily by increasing the number of slave processors. Furthermore, the capabilities of a completed system can be easily extended using the same method.

このように本発明によるプログクシ9ンシステムは従来
のシステムに比較して、非常に高効率であり、また拡張
性に富み、またハードウェアとの適合性も高いものであ
る。
As described above, the proxy system according to the present invention is much more efficient, more expandable, and more compatible with hardware than conventional systems.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明によるプロダクションシステムの概念図
であ、る。図中番号1はスレーブプロセッサ群を、2け
共通バスを、3はマスタープロセッサを、4はリング伏
バスをそれぞれ示す。 第2図はスレーブプロセッサの機能の概念図である。図
中番号5は入力機能部を、6は出力機能部を、7はルー
ルメモリー機能部を、8はワーキングメモリー機能部を
、9は競合集合生成部を、10は競合解消部を、11は
入力機能部を、12はスレーブプロセッサの制御機能の
範囲をそれぞれ示す。 第3図はマスタープロセッサの機能の概念図である。図
中番号13は出力機能部を、14もまた出力機能部を、
15は入力機能部を、16はワーキングメモリー機能部
を、17はルールメモリー機能部を、18はルール実行
機能部を、19は共通バスへの出力を、20はマスター
プロセッサの制御機能の範囲を示す。 第4図は従来のプロダクションシステムの機能の概念図
である。図中の番号21は制御機能により制御される範
囲を示し、22はワーキングメモリー機能部を、23は
ルールメモリー機能部を、24は競合集合生成機能部を
、25は競合解消機能部を、2Gはルール実行機能部を
、 27はマン・マシンインターフェイス機能部をそれ
ぞれ示す。 以  上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上  1他1名 2′G3図 炙 第牛図
FIG. 1 is a conceptual diagram of a production system according to the present invention. In the figure, number 1 indicates a group of slave processors, 2 common buses, 3 a master processor, and 4 a ring bus. FIG. 2 is a conceptual diagram of the functions of the slave processor. In the figure, number 5 is the input function section, 6 is the output function section, 7 is the rule memory function section, 8 is the working memory function section, 9 is the conflict set generation section, 10 is the conflict resolution section, and 11 is the conflict resolution section. Reference numeral 12 indicates an input function section, and 12 indicates the range of control functions of the slave processor. FIG. 3 is a conceptual diagram of the functions of the master processor. In the figure, number 13 indicates the output function section, 14 also indicates the output function section,
15 is an input function section, 16 is a working memory function section, 17 is a rule memory function section, 18 is a rule execution function section, 19 is an output to a common bus, and 20 is a range of control functions of the master processor. show. FIG. 4 is a conceptual diagram of the functions of a conventional production system. The number 21 in the figure indicates the range controlled by the control function, 22 the working memory function section, 23 the rule memory function section, 24 the conflict set generation function section, 25 the conflict resolution function section, 2G 27 indicates a rule execution function section, and 27 indicates a man-machine interface function section. Applicant Seiko Epson Co., Ltd. Agent Patent Attorney Mogami 1 and 1 other person 2' G3 Diagram Roasted Cow Diagram

Claims (1)

【特許請求の範囲】 A)少なくとも a)ルールメモリー機能、 b)ワーキングメモリー機能、 c)競合集合生成機能、 d)競合解消機能、 e)少なくとも一組の出力機能 f)少なくとも二組の入力機能、 g)上記a)からf)の機能を制御する動 作制御機能、 を持った、複数のスレーブプロセッサエレメントをその
構成に含み、 B)かつ、少なくとも h)ルールメモリー機能、 i)ワーキングメモリー機能、 j)ルール実行機能、 k)少なくとも一組の入力機能、 l)少なくとも二組の出力機能、 m)上記h)からl)までの機能を制御す る動作制御機能、 を持ったマスタープロセッサをその構成中に含み、 C)かつ、A)のスレーブプロセッサエレメントの少な
くとも一組の入力機能と、B)のマスタープロセッサの
少なくとも一組の出力機能が共通のバスに接続されてお
り、 D)かつ、A)のスレーブプロセッサエレメントの少な
くとも一組の入出力機能と、B)のマスタープロセッサ
の少なくとも一組の入出力機能が相互に直列にリング状
に接続されている事を特徴とするプロダクションシステ
ム。
[Scope of Claims] A) At least a) rule memory function, b) working memory function, c) conflict set generation function, d) conflict resolution function, e) at least one set of output functions, f) at least two sets of input functions. , g) includes in its configuration a plurality of slave processor elements having an operation control function for controlling the functions a) to f) above; B) and at least h) a rule memory function; i) a working memory function; j) a rule execution function, k) at least one set of input functions, l) at least two sets of output functions, m) an operation control function for controlling the functions h) to l) above; C) and at least one set of input functions of the slave processor element of A) and at least one set of output functions of the master processor of B) are connected to a common bus; D) and A production system characterized in that at least one set of input/output functions of the slave processor element of (B) and at least one set of input/output functions of the master processor of (B) are connected to each other in series in a ring shape.
JP62125410A 1987-05-22 1987-05-22 Production system Pending JPS63291128A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02232730A (en) * 1989-03-07 1990-09-14 Agency Of Ind Science & Technol Inference controller

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02232730A (en) * 1989-03-07 1990-09-14 Agency Of Ind Science & Technol Inference controller

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