JPS63288068A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置に関するものであり、更に詳しく言
えば高速動作、大電流駆動および高集積化が可能な新規
な半導体装置の構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a semiconductor device, and more specifically, to a novel semiconductor device structure capable of high-speed operation, large current drive, and high integration. It is.
（ロ）従来の技術
第４図は従来例に係る半導体装置の構造を示す断面図で
ある。（１）はＮ型Ｓｉ基板、（２）は厚いフィールド
Ｓｉｇｎ膜、（３）と（４）はＰ型拡散層からなるソー
スとドレイン、（６）はポリＳｉ膜からなるゲート電極
、（７）と（８）はＡｊ！電極からなるソース電極とド
レイン電極である。(b) Prior Art FIG. 4 is a sectional view showing the structure of a semiconductor device according to a conventional example. (1) is an N-type Si substrate, (2) is a thick field Sign film, (3) and (4) are a source and drain made of a P-type diffusion layer, (6) is a gate electrode made of a poly-Si film, (7) ) and (8) are Aj! The electrodes are a source electrode and a drain electrode.
また（５）はソース端の開口部から拡散されて形成され
るＮ型拡散層であり（Ｄｉｆｆｕｓｅｄ ５ｅｌｆ
−Ａｌｉｇｎｅｄ構造）、このＮ型拡散層の表面の不純
物濃度はＮ型Ｓｉ基板（１）の不純物濃度よりも濃い。Further, (5) is an N-type diffusion layer formed by being diffused from the opening at the source end (Diffused 5elf).
-Aligned structure), the impurity concentration on the surface of this N-type diffusion layer is higher than that of the N-type Si substrate (1).
この構造のＰｆ〜ネルＭＯＳトランジスタによれば、Ｎ
型拡散層（５）によりパンチスルー電圧を上げることが
できるので、よりショートチャネル −化が可能な高速
・高密度の半導体集積回路の製造が可能となる。According to the Pf~nel MOS transistor with this structure, N
Since the punch-through voltage can be increased by the type diffusion layer (5), it is possible to manufacture high-speed, high-density semiconductor integrated circuits that can have shorter channels.
なお斯上した半導体装置は特開昭５９−１１７２６８号
公報（ＨＯＩＬ ２９／７８）等で周知である。The above-mentioned semiconductor device is well known from Japanese Patent Laid-Open No. 117268/1983 (HOIL 29/78).
（ハ）発明が解決しようとする問題点
しかし、従来例の構造によれば次のような問題点がある
。(c) Problems to be Solved by the Invention However, the conventional structure has the following problems.
（１）チャネル領域はＳｉ基板の表面に限定されるので
、大電流駆動のためにはそれに対応した広い面積を必要
とする。(1) Since the channel region is limited to the surface of the Si substrate, a correspondingly large area is required for driving a large current.
（２）バンチスルー電圧が向上してトランジスタのショ
ートチャネル化が可能であるが、Ｎ型拡散層（５）はソ
ース端の開口部からの拡散によって形成′するものであ
るから、Ｓｉ基板（１）の表面における不純物濃度の制
御が困難である。このためＰチャネルトランジスタのＶ
ｔｈの制御も困難である。(2) The bunch-through voltage is improved and it is possible to short-channel the transistor. However, since the N-type diffusion layer (5) is formed by diffusion from the opening at the source end, ) is difficult to control the impurity concentration on the surface. Therefore, the V of the P-channel transistor
Controlling th is also difficult.
（３）デバイスに電源電圧を供給する電源ラインを配す
る配線領域をゲート電極（６）に近接して必要とするの
で、高密度化が困難である。(3) It is difficult to achieve high density because a wiring area for arranging a power supply line for supplying power supply voltage to the device is required close to the gate electrode (6).
（ニ）問題点を解決するための手段
本発明は斯上した種々の問題点に鑑みてなきれ、エピタ
キシャル層に設けた開口部の側面に縦方向にＭＯＳトラ
ンジスタを形成し且つ埋め込み層を用いてソースの取り
出しを行うことにより、従来の問題点を解決した半導体
装置を提供するものである。(d) Means for Solving the Problems The present invention was developed in view of the various problems mentioned above, and consists of forming a MOS transistor vertically on the side surface of an opening provided in an epitaxial layer and using a buried layer. The present invention provides a semiconductor device that solves the conventional problems by extracting the source.
（＊）作用
ソースは金属膜（合金膜）を介して埋め込み層に電気的
に接続されているので、電源電圧は埋め込み層を介して
供給される。これにより取り出し領域を任意の位置に設
けられ、従来のような特別の電源ラインのためのスペー
スは不要となる。(*) Since the working source is electrically connected to the buried layer through the metal film (alloy film), the power supply voltage is supplied through the buried layer. As a result, the extraction area can be provided at any position, and there is no need for a space for a special power supply line as in the past.
チャネル領域は開口部の側壁を利用しているので、狭い
面積で広いチャネル幅を有するトランジスタの形成が可
能になる。これにより大電流駆動デバイスの高密度化が
可能となる。Since the channel region utilizes the sidewall of the opening, it is possible to form a transistor with a narrow area and a wide channel width. This makes it possible to increase the density of large current drive devices.
またトランジスタのバンチスルー電圧を上げるために形
成されるＮ型拡散層は、高電圧イオン注入によって容易
に形成することができる。これにより所定のショートチ
ャネルおよび所定の閾値電圧を有するトランジスタを、
制御良く製造することが可能となる。Further, an N-type diffusion layer formed to increase the bunch-through voltage of the transistor can be easily formed by high-voltage ion implantation. This allows a transistor with a predetermined short channel and a predetermined threshold voltage to be
It becomes possible to manufacture with good control.
（〜）実施例
第１図は本発明の半導体装置の構成を示す断面図である
。(~) Embodiment FIG. 1 is a sectional view showing the structure of a semiconductor device of the present invention.
（１１）はＮ−型のシリコン基板、（１２）はＮ−型の
エピタキシャル層、（１３）はＮ−型のウェル領域、（
１４）は不純物濃度の高いＮ０型の埋め込み層、（１５
）はウェル領域（ロ）に形成したトレンチ状の開口部、
（１６）は開口部（１５）の底に形成された金属膜（合
金膜） 、 （１７）は金属膜（１６）上に形成された
Ｐ′″型のソース、（１ｇ）はウェル領域（１３）表面
の開口部（１５）端に形成きれたＰ′″型のドレイン、
（１９）はエピタキシャル層（１２）内のソース（１７
）周辺に形成されたＮ型エピタキシャル層（１２）より
も不純物濃度の高いＮ型拡散層、（２０）はエピタキシ
ャル層（１２）を貫通し堰め込み層（１４）まで到達す
るＮ０型の取り出し領域である。また（２１）はソース
（１７）、Ｎ型拡散層（１９）、Ｎ型エピタキシャル層
（１２）およびドレイン（１８）の開口部（１５）側面
を被覆するゲート絶縁膜であり、（２２）はポリシリコ
ンからなるゲート電極である。(11) is an N-type silicon substrate, (12) is an N-type epitaxial layer, (13) is an N-type well region, (
14) is a N0 type buried layer with high impurity concentration, (15)
) is a trench-shaped opening formed in the well region (b),
(16) is a metal film (alloy film) formed at the bottom of the opening (15), (17) is a P''' type source formed on the metal film (16), and (1g) is a well region ( 13) P′″-shaped drain formed at the end of the opening (15) on the surface;
(19) is the source (17) in the epitaxial layer (12).
) An N-type diffusion layer with a higher impurity concentration than the N-type epitaxial layer (12) formed around it, and (20) an N0-type extraction layer that penetrates the epitaxial layer (12) and reaches the damming layer (14). It is an area. Further, (21) is a gate insulating film that covers the side surfaces of the opening (15) of the source (17), the N-type diffusion layer (19), the N-type epitaxial layer (12), and the drain (18). This is a gate electrode made of polysilicon.
第２図は本発明の半導体装置の上面図であり、ｌ−１ｆ
ｉ断面図が第１図と対応している０図において、（２３
）はＡ１層よりなるドレイン電極、（２４）は取り出し
領域（２０）とコンタクトしたソース電極、（１５）は
開口部である。FIG. 2 is a top view of the semiconductor device of the present invention, with l-1f
In Figure 0, whose cross-sectional view corresponds to Figure 1, (23
) is a drain electrode made of the A1 layer, (24) is a source electrode in contact with the extraction region (20), and (15) is an opening.
本発明の特徴は以下の２つの点にある。第１は開口部（
１５）の側面のドレイン（１８）とソース（１７）間に
エピタキシャル層（１２）の深き方向にチャネルを形成
し、狭い面積で広いチャネル幅を確保している。第２は
ソース（１７）を金属膜（１６）を介して埋め込み層（
１４）と接続し、取り出し領域（２０）からソース電極
（２４）を取り出しているので、大電流を流せる導電路
を形成でき、大電流駆動デバイスを実現できる。The present invention is characterized by the following two points. The first is the opening (
A channel is formed in the deep direction of the epitaxial layer (12) between the drain (18) and source (17) on the side surface of the epitaxial layer (15), ensuring a wide channel width in a narrow area. The second is to connect the source (17) to the buried layer (
14) and take out the source electrode (24) from the take-out region (20), a conductive path through which a large current can flow can be formed, and a large current drive device can be realized.
次に本発明の半導体装置の製造方法について説明する。Next, a method for manufacturing a semiconductor device according to the present invention will be explained.
第３図Ａ乃至第３図Ｆに各製造工程の断面図を示す。FIGS. 3A to 3F show cross-sectional views of each manufacturing process.
（１）第３図Ａに示すように、不純物濃度の低いＮ−型
のシリコン基板（１１）の上に選択的にＮ９型の埋め込
み層（１４）を選択拡散し、続いて基板（１１）上にＮ
−型のエピタキシャル層（１２）を生長する０次にエピ
タキシャル層（１２）表面よりＮ′″型のウェル領域（
１３）を埋め込み層（１４）まで到達する様にイオン注
入で形成し、エピタキシャル層（１２）表面にはフィー
ルド領域となる部分に厚いＬＯＣＯ８法により形成した
絶縁膜（２５）を形成する。なおエピタキシャル層（１
２）表面よりＮ０型の取り出し領域（２０）も拡散して
埋め込み層（１４）と連結している。(1) As shown in FIG. 3A, an N9 type buried layer (14) is selectively diffused onto an N- type silicon substrate (11) with a low impurity concentration, and then the substrate (11) is selectively diffused. N on top
An N'' type well region (
13) is formed by ion implantation so as to reach the buried layer (14), and a thick insulating film (25) formed by the LOCO8 method is formed on the surface of the epitaxial layer (12) in a portion that will become a field region. Note that the epitaxial layer (1
2) The N0 type extraction region (20) is also diffused from the surface and connected to the buried layer (14).
（２）第３図Ｂに示すように、レジスト膜（２６）を介
して高電圧イオン注入によりエピタキシャル層（１２）
の底部にリンイオンを打込んでＮ型拡散層（１９）を形
成する。またエピタキシャル層（１２）の表面にボロン
イオンを打込んでＰ０型のドレイン（１８）を形成する
。なおＮ型拡散層（１９）の不純物濃度は、作成すべき
ＰチャネルトランジスタのＶｔｈおよびバンチスルー電
圧を考慮して定める。(2) As shown in FIG. 3B, the epitaxial layer (12) is formed by high voltage ion implantation through the resist film (26).
An N-type diffusion layer (19) is formed by implanting phosphorus ions into the bottom of the substrate. Further, boron ions are implanted into the surface of the epitaxial layer (12) to form a P0 type drain (18). Note that the impurity concentration of the N-type diffusion layer (19) is determined in consideration of the Vth and bunch-through voltage of the P-channel transistor to be formed.
（３）次に第３図Ｃに示すように、絶縁膜（２５）およ
びエピタキシャル層（１２）を異方性エツチングして開
口部（１５）を形成する。なお開口部（１５）は埋め込
み層（１４）まで達する。(3) Next, as shown in FIG. 3C, the insulating film (25) and the epitaxial layer (12) are anisotropically etched to form an opening (15). Note that the opening (15) reaches the buried layer (14).
（４）次いでスパッタ法によりタングステン（Ｗ）を被
着した後、アニーりングを行うことによりＷＳｉ膜（１
６）を形成する（第３図Ｄ）、その後、絶縁膜（２５）
上のＷ膜を除去する。(4) Next, after depositing tungsten (W) by sputtering, annealing is performed to form a WSi film (1
6) (Fig. 3D), and then an insulating film (25)
Remove the upper W film.
（５）次にボロンイオン（「）を十分に打込んでＷＳｉ
膜（１６）（７）上部にソー ｘ （１７）を形成する
（第３図Ｅ）。(5) Next, fully implant boron ions ('') into the WSi.
A saw x (17) is formed on the top of the membrane (16) (7) (FIG. 3E).
（６）次いで熱酸化により薄いゲート絶縁膜（２１）を
形成して、ソース（１７）、Ｎ型拡散層（１９）、エピ
タキシャル層〈１２）およびドレイン（１８）の表面を
被覆する。その後、ポリＳｉ膜からなるゲート電極（２
２）、取り出し領域（２０）とフンタクトしたＡｌ膜よ
りなるソース電極（２４）、層間絶縁膜としてのＳｉｎ
。(6) Next, a thin gate insulating film (21) is formed by thermal oxidation to cover the surfaces of the source (17), N-type diffusion layer (19), epitaxial layer (12), and drain (18). After that, a gate electrode (2
2), a source electrode (24) made of an Al film in contact with the extraction region (20), and a Sin film as an interlayer insulating film.
.
膜（２７）およびＡｌ膜からなるドレイン電極（２３）
を形成することにより、本発明の実施例に係るＰチャネ
ルトランジスタが完成する。Drain electrode (23) consisting of a film (27) and an Al film
By forming this, a P-channel transistor according to an embodiment of the present invention is completed.
このように、本発明の実施例によればソース（１７）は
ＷＳｉ膜（１６）を介してＮ′″型埋め込み層（１０に
電気的に接続しているので、取り出し領域（２０）を介
して埋め込み層（１４）から電源電圧を供給することが
できる。これにより電源電圧供給用の配線領域の設計が
自由となり、半導体装置の高密度化および高集積化が可
能となる。またチャネル領域として開口部の側壁全体を
利用できるので、小面積で大電流駆動のトランジスタを
製造することができる。更にバンチスルー電圧を上げる
ためのＮ型拡散層（１９）は高電圧のイオン注入により
形成されるので、その表面濃度の制御を容易に行うこと
ができ、所定のショートチャネル長および所定の閾値電
圧を有するトランジスタを作成できる。As described above, according to the embodiment of the present invention, the source (17) is electrically connected to the N''' type buried layer (10) via the WSi film (16), so that the source (17) is electrically connected via the extraction region (20). The power supply voltage can be supplied from the buried layer (14) using the channel region.This allows freedom in designing the wiring region for supplying the power supply voltage, making it possible to increase the density and integration of semiconductor devices.Also, as the channel region Since the entire sidewall of the opening can be used, it is possible to manufacture a transistor with a large current drive in a small area.Furthermore, the N-type diffusion layer (19) to increase the bunch-through voltage is formed by high-voltage ion implantation. Therefore, the surface concentration can be easily controlled, and a transistor having a predetermined short channel length and a predetermined threshold voltage can be created.
なお実施例ではＰチャネルトランジスタについて説明し
たが、不純物の種類（Ｎ型又はＰ型）を適宜変えること
によりＮチャネルトランジスタについても適用可能であ
る。In the embodiment, a P-channel transistor has been described, but the invention can also be applied to an N-channel transistor by appropriately changing the type of impurity (N-type or P-type).
（ト）発明の詳細
な説明したように、本発明の半導体装置によれば次のよ
うな効果が得られる。(G) As described in detail, the semiconductor device of the present invention provides the following effects.
（１）チャネル領域は開口部の側壁を利用するので、小
面積で大電流を駆動するトランジスタを作成することが
できる。 ・
（２）トランジスタのバンチスルー電圧を制御する拡散
層はイオン注入により形成するので、その濃度制御が容
易である。従って所定の高速のショートチャネルトラン
ジスタの製造が可能となる。(1) Since the sidewall of the opening is used for the channel region, a transistor that drives a large current can be created in a small area. - (2) Since the diffusion layer that controls the bunch-through voltage of the transistor is formed by ion implantation, its concentration can be easily controlled. Therefore, it becomes possible to manufacture short channel transistors at a specified high speed.
（３）埋め込み層からトランジスタに電源電圧を供給す
ることができるので、電源ラインを設けるための配線領
域に自由度が増し、半導体装置の高密度化、高集積化が
可能となる。(3) Since the power supply voltage can be supplied to the transistor from the buried layer, the degree of freedom in the wiring area for providing the power supply line increases, and it becomes possible to increase the density and integration of the semiconductor device.
第１図は本発明の半導体装置を説明する断面図、
第２図は本発明の半導体装置を説明する上面図、
第３図Ａ乃至第３図Ｆは本発明の半導体装置の製造方法
を説明する断面図、
第４図は従来の半導体装置を説明する断面図である。
（１１）はシリコン基板、 （１２）はエピタキシャル
層、 （１３）はウェル領域、 （１４）はＮゝ型埋め
込み層、 （１５）は開口部、 （１６）は金属膜、
（１７）はソース、 （１８）はドレイン、 （１９
）はＮ型拡散層、 （２０）は取り出し領域、 （２
１）はゲート絶縁膜、 （ｚ２）はゲート電極である。FIG. 1 is a cross-sectional view illustrating the semiconductor device of the present invention, FIG. 2 is a top view illustrating the semiconductor device of the present invention, and FIGS. 3A to 3F illustrate the method of manufacturing the semiconductor device of the present invention. FIG. 4 is a cross-sectional view illustrating a conventional semiconductor device. (11) is a silicon substrate, (12) is an epitaxial layer, (13) is a well region, (14) is an N-type buried layer, (15) is an opening, (16) is a metal film,
(17) is the source, (18) is the drain, (19)
) is the N-type diffusion layer, (20) is the extraction region, (2
1) is a gate insulating film, and (z2) is a gate electrode.
Claims (1)
れた一導電型または逆導電型のウェル領域と、前記ウェ
ル領域底面に設けた前記ウェル領域と同導電型で高不純
物濃度の埋め込み層と、前記ウェル領域に形成した開口
部と、開口部の底面に設けた前記ウェル領域と逆導電型
のソース領域と、前記ソース領域下に設け前記埋め込み
層と電気的接続を行う金属膜または合金膜と、前記開口
部の側面を被覆するゲート絶縁膜と、前記開口部の基板
表面に設けられた前記ウェル領域と逆導電型のドレイン
領域と、前記ゲート絶縁膜上に設けられたゲート電極と
を有することを特徴とした半導体装置。(1) A semiconductor substrate of one conductivity type, a well region of one conductivity type or the opposite conductivity type formed on the surface of the substrate, and a high impurity concentration implant of the same conductivity type as the well region provided on the bottom of the well region. an opening formed in the well region, a source region of a conductivity type opposite to that of the well region provided at the bottom of the opening, and a metal film provided under the source region and electrically connected to the buried layer; an alloy film, a gate insulating film covering the side surface of the opening, a drain region of a conductivity type opposite to that of the well region provided on the substrate surface of the opening, and a gate electrode provided on the gate insulating film. A semiconductor device comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123313A JPS63288068A (en) | 1987-05-20 | 1987-05-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123313A JPS63288068A (en) | 1987-05-20 | 1987-05-20 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288068A true JPS63288068A (en) | 1988-11-25 |
Family
ID=14857459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123313A Pending JPS63288068A (en) | 1987-05-20 | 1987-05-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288068A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006310735A (en) * | 2004-10-01 | 2006-11-09 | Internatl Rectifier Corp | Upper drain fet having integrated body short circuit |
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| JPS4522484Y1 (en) * | 1966-12-15 | 1970-09-07 | ||
| JPS6139644U (en) * | 1984-08-15 | 1986-03-13 | 株式会社クボタ | dump truck |
| JPS63193944U (en) * | 1987-05-30 | 1988-12-14 |
-
1987
- 1987-05-20 JP JP62123313A patent/JPS63288068A/en active Pending
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