JPS63287882A - 暗号装置 - Google Patents
暗号装置Info
- Publication number
- JPS63287882A JPS63287882A JP62123021A JP12302187A JPS63287882A JP S63287882 A JPS63287882 A JP S63287882A JP 62123021 A JP62123021 A JP 62123021A JP 12302187 A JP12302187 A JP 12302187A JP S63287882 A JPS63287882 A JP S63287882A
- Authority
- JP
- Japan
- Prior art keywords
- block
- plaintext
- register
- input buffer
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 22
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000007619 statistical method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
- H04L9/0637—Modes of operation, e.g. cipher block chaining [CBC], electronic codebook [ECB] or Galois/counter mode [GCM]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/04—Masking or blinding
- H04L2209/046—Masking or blinding of operations, operands or results of the operations
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は暗号装置に係り、特に暗号を電子計算機システ
ムに導入する場合、暗号処理の高速化に好適な暗号装置
に関する。
ムに導入する場合、暗号処理の高速化に好適な暗号装置
に関する。
従来、標準化された暗号方式としては、１９７７年米国
商務省標準局が制定したＤＥＳ （ＤａｔａＥ ｎｅｒ
ｙｐｔｉｏｎ Ｓ ｔａｎｄａｒｄ）方式が知られてい
る。
商務省標準局が制定したＤＥＳ （ＤａｔａＥ ｎｅｒ
ｙｐｔｉｏｎ Ｓ ｔａｎｄａｒｄ）方式が知られてい
る。
なお、従来の暗号処理については、「情報処理」ＶＯｌ
、２５． Ｎ（Ｌ ６ （１９８４）第５６１頁から第
５６５頁において論じられている。
、２５． Ｎ（Ｌ ６ （１９８４）第５６１頁から第
５６５頁において論じられている。
ＤＥＳ方式は、基本的には６４ビツト（８バイト）の鍵
データで、６４ビツト（８バイト）の平文ブロックのデ
ータを暗号化するものである。すなわち、ＤＥＳ方式は
暗号化するデータを６４ビツト（８バイト）のブロック
として取扱うブロック暗号である。
データで、６４ビツト（８バイト）の平文ブロックのデ
ータを暗号化するものである。すなわち、ＤＥＳ方式は
暗号化するデータを６４ビツト（８バイト）のブロック
として取扱うブロック暗号である。
さて、ＤＥＳ方式を実際にハードウェアで実現する場合
、その使用目的に応じて各種暗号利用モードを選択する
必要がある。一般に平文は同一ビットパターンの繰返し
が多く、これを−意のアルゴリズムと鍵データとで暗号
化すると、暗号文に繰返しパターンが現われる。これは
、暗号文が統計的手法で解析された場合、解読される危
険があり、安全性の点からも好ましくない。
、その使用目的に応じて各種暗号利用モードを選択する
必要がある。一般に平文は同一ビットパターンの繰返し
が多く、これを−意のアルゴリズムと鍵データとで暗号
化すると、暗号文に繰返しパターンが現われる。これは
、暗号文が統計的手法で解析された場合、解読される危
険があり、安全性の点からも好ましくない。
同一の平文及び鍵データで暗号処理を繰返しても別の暗
号文を生成するために、安全性の面から使用される利用
モードに、ＣＢ Ｃ（Ｃｉｐｈｅｒ Ｂｌ。
号文を生成するために、安全性の面から使用される利用
モードに、ＣＢ Ｃ（Ｃｉｐｈｅｒ Ｂｌ。
ｃｋ Ｃｈａｉｎｉｎｇ）モードがある。
ＣＢＣモードの動作概要について第８図により説明する
。ステップ１において、入力データレジスタ１にセット
された８バイトの平文ブロックとイニシャルベクトルレ
ジスタ２にセットされた８バイトのイニシャルベクトル
とを論理回路３に入力して排他的論理和処理を行った後
、そのデータを暗号化回路４で暗号化し、暗号文ブロッ
クとして出力して出力データレジスタ５にセットする。
。ステップ１において、入力データレジスタ１にセット
された８バイトの平文ブロックとイニシャルベクトルレ
ジスタ２にセットされた８バイトのイニシャルベクトル
とを論理回路３に入力して排他的論理和処理を行った後
、そのデータを暗号化回路４で暗号化し、暗号文ブロッ
クとして出力して出力データレジスタ５にセットする。
次にステップ２において、該暗号文ブロックを入力側へ
帰還して、入力データレジスタ１の次の８バイトの平文
ブロックとの排他的論理和処理を論理回路３で行い、そ
のデータを暗号化回路４で暗号化し、暗号文ブロックを
出力データレジスタ５にセットする。以下、ステップＮ
まで同様の暗号化処理を繰り返すことにより、８バイト
単位のＮ個のブロックから構成される平文ブロックデー
タ列を暗号化することができる。
帰還して、入力データレジスタ１の次の８バイトの平文
ブロックとの排他的論理和処理を論理回路３で行い、そ
のデータを暗号化回路４で暗号化し、暗号文ブロックを
出力データレジスタ５にセットする。以下、ステップＮ
まで同様の暗号化処理を繰り返すことにより、８バイト
単位のＮ個のブロックから構成される平文ブロックデー
タ列を暗号化することができる。
−なお、第８図においては、鍵データは省略しである。
また、ステップ２．・・・ステップＮに対応する回路部
分は、説明をわかり易くするために別々に図示したが、
実際にはステップ１で使用される回路がそのま＼使用さ
れる。更に、復号処理においても、暗号処理で使う回路
（第８図の破線内の回路）がそのま＼使用される。復号
処理では人力データレジスタに暗号文ブロックが順次セ
ットされていき、平文ブロックが順次出力されることを
除いて暗号処理と同様の処理を行う。
分は、説明をわかり易くするために別々に図示したが、
実際にはステップ１で使用される回路がそのま＼使用さ
れる。更に、復号処理においても、暗号処理で使う回路
（第８図の破線内の回路）がそのま＼使用される。復号
処理では人力データレジスタに暗号文ブロックが順次セ
ットされていき、平文ブロックが順次出力されることを
除いて暗号処理と同様の処理を行う。
通信回線上のデータあるいは磁気ディスクパックなどの
ファイルデータを暗号化する場合、データ中には暗号化
しても効果の無い部分（例えば１１０”のビット列）の
存在するのが普通である。
ファイルデータを暗号化する場合、データ中には暗号化
しても効果の無い部分（例えば１１０”のビット列）の
存在するのが普通である。
しかるに、上記従来技術では、入力データである平文ブ
ロック全てが暗号化処理の対象になっているため、本来
暗号化したくない部分あるいは暗号化しても意味の無い
部分までも暗号化処理が行われることになり、暗号処理
の前処理オーバヘッドの増大、実質的な暗号処理性能の
低下という問題があった。
ロック全てが暗号化処理の対象になっているため、本来
暗号化したくない部分あるいは暗号化しても意味の無い
部分までも暗号化処理が行われることになり、暗号処理
の前処理オーバヘッドの増大、実質的な暗号処理性能の
低下という問題があった。
本発明の目的は、暗号処理のプロセスの中で、暗号化の
対象とならない部分は、入力データ（平文）をそのま＼
出力し、暗号化の対象となる部分のみ暗号化処理を行う
方式を提供することにある。
対象とならない部分は、入力データ（平文）をそのま＼
出力し、暗号化の対象となる部分のみ暗号化処理を行う
方式を提供することにある。
又、本発明の他の目的は、平文中の暗号化の対象となる
部分のみ暗号化処理を行う際、平文プロツク列の順序と
対応する暗号文ブロック列の順序が暗号装置の上位の装
置から見て保障される方式を提供することにある。
部分のみ暗号化処理を行う際、平文プロツク列の順序と
対応する暗号文ブロック列の順序が暗号装置の上位の装
置から見て保障される方式を提供することにある。
上記目的は、入力バッファに蓄えられる平文ブロックの
各平文ブロック対応に、当該平文ブロックが暗号化対象
あるいは非暗号化対象であることを示す情報を設定する
マスクレジスタと、該マスクレジスタの情報に基づき、
まず暗号化対象の平文ブロックを入力バッファから順次
読出して暗号人力バッファから順次読出して前記暗号化
処理部へ与え、該暗号処理部で暗号化された暗号文ブロ
ックを出力バッファの所定位置（平文ブロックが格納さ
れていた入力バッファ内と同一位置）に格納し、次に非
暗号化対象の平文ブロックを入力バッファから順次読出
し、暗号化処理部へ与えることなく前記出力バッファの
所定位置に格納する読出し／書込み制御回路とを備える
ことにより、達成される。
各平文ブロック対応に、当該平文ブロックが暗号化対象
あるいは非暗号化対象であることを示す情報を設定する
マスクレジスタと、該マスクレジスタの情報に基づき、
まず暗号化対象の平文ブロックを入力バッファから順次
読出して暗号人力バッファから順次読出して前記暗号化
処理部へ与え、該暗号処理部で暗号化された暗号文ブロ
ックを出力バッファの所定位置（平文ブロックが格納さ
れていた入力バッファ内と同一位置）に格納し、次に非
暗号化対象の平文ブロックを入力バッファから順次読出
し、暗号化処理部へ与えることなく前記出力バッファの
所定位置に格納する読出し／書込み制御回路とを備える
ことにより、達成される。
暗号処理を開始するのに先立って、平文ブロック列のど
の部分が暗号化対象あるいは非暗号化対象であるのかを
示す情報を前記マスクレジスタにセットしておくと＼も
に、平文ブロック列のブロック数をカウントレジスタに
セットしておく。
の部分が暗号化対象あるいは非暗号化対象であるのかを
示す情報を前記マスクレジスタにセットしておくと＼も
に、平文ブロック列のブロック数をカウントレジスタに
セットしておく。
暗号処理の過程では、カウントレジスタを順次−１とす
ると＼もに、前記マスクレジスタの情報によって、まず
暗号化対象の平文ブロックのみ、入力バッファの低位ア
ドレスから順次読出し、暗号化回路により暗号化し、そ
れら暗号文ブロックを出力バッファの所定のアドレス、
即ち、対応する平文ブロックが格納されていた入カバッ
ファ内アドレスと相対的に同一のアドレスに格納する。
ると＼もに、前記マスクレジスタの情報によって、まず
暗号化対象の平文ブロックのみ、入力バッファの低位ア
ドレスから順次読出し、暗号化回路により暗号化し、そ
れら暗号文ブロックを出力バッファの所定のアドレス、
即ち、対応する平文ブロックが格納されていた入カバッ
ファ内アドレスと相対的に同一のアドレスに格納する。
この暗号化対象平文ブロックの処理終了後、非暗号化対
象の平文ブロックのみ、入力バッファの低位アドレスか
ら順次読出し、暗号化処理することなく該平文ブロック
を暗号化ブロックとして出力バッファの所定のアドレス
、即ち対応する平文ブロックが格納されていた入力バッ
ファ内アドレスと相対的に同一のアドレスに格納する。
象の平文ブロックのみ、入力バッファの低位アドレスか
ら順次読出し、暗号化処理することなく該平文ブロック
を暗号化ブロックとして出力バッファの所定のアドレス
、即ち対応する平文ブロックが格納されていた入力バッ
ファ内アドレスと相対的に同一のアドレスに格納する。
このように、暗号化対象の平文ブロックは暗号化回路へ
送られるが、非暗号化対象の平文ブロックは暗号化回路
へのデータ送出を行わず該データを直接暗号化回路の出
力にバイパスさせるため、非暗号化対象となっている平
文ブロックは、暗号処理に費す時間を省略できることＮ
なり、暗号処理の性能が向上する。また、入力バッファ
に格納された所定長の平文ブロック列のブロックの順序
と暗号処理の順序とが異なっていても、暗号処理の出力
データである暗号文ブロックは入力バッファに格納され
ていた平文ブロック列の順序対応に出力バッファに格納
されるため、暗号装置の上位の装置から見て、平文ブロ
ック列の順序と暗号文ブロック列の順序が保障される。
送られるが、非暗号化対象の平文ブロックは暗号化回路
へのデータ送出を行わず該データを直接暗号化回路の出
力にバイパスさせるため、非暗号化対象となっている平
文ブロックは、暗号処理に費す時間を省略できることＮ
なり、暗号処理の性能が向上する。また、入力バッファ
に格納された所定長の平文ブロック列のブロックの順序
と暗号処理の順序とが異なっていても、暗号処理の出力
データである暗号文ブロックは入力バッファに格納され
ていた平文ブロック列の順序対応に出力バッファに格納
されるため、暗号装置の上位の装置から見て、平文ブロ
ック列の順序と暗号文ブロック列の順序が保障される。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第２図は本発明の対象となる電子計算機システムのブロ
ック図である。第２図（ａ）において、中央処理袋［１
０と暗号装置１１とはチャネルパス１２を介して接続さ
れている。
ック図である。第２図（ａ）において、中央処理袋［１
０と暗号装置１１とはチャネルパス１２を介して接続さ
れている。
暗号装置１１は第２図（ｂ）に示すように、入力バッフ
ァ１４と暗号処理部１５と出カバソファ１６とから成り
、入力バッファ１４及び出力バッファ１６はチャネルパ
ス１２を介して中央処理袋［１０と接続される。暗号袋
［ｊｌは、中央処理装置１０からチャネルパス１２を通
して送られてきた平文ブロック列を入力バッファ１４に
格納する。この人力バッファ１４の平文ブロック列につ
いて、暗号処理部１５は１ブロック単位に暗号化処理を
行い、出力バッファ１６に格納する。この出力バッファ
１６に暗号ブロック列が揃うと、暗号装置１１はチャネ
ルパス１２を通して中央処理装置１０に送り返す。こ＼
で、本発明は暗号処理部１５に係わる。
ァ１４と暗号処理部１５と出カバソファ１６とから成り
、入力バッファ１４及び出力バッファ１６はチャネルパ
ス１２を介して中央処理袋［１０と接続される。暗号袋
［ｊｌは、中央処理装置１０からチャネルパス１２を通
して送られてきた平文ブロック列を入力バッファ１４に
格納する。この人力バッファ１４の平文ブロック列につ
いて、暗号処理部１５は１ブロック単位に暗号化処理を
行い、出力バッファ１６に格納する。この出力バッファ
１６に暗号ブロック列が揃うと、暗号装置１１はチャネ
ルパス１２を通して中央処理装置１０に送り返す。こ＼
で、本発明は暗号処理部１５に係わる。
第１図は本発明の中心をなす暗号処理部１５の一実施例
の詳細図である。説明を簡単にするため、入力バッファ
１４、出力バッファ１６の容量は各々６４バイトとし、
１ブロックが８バイトの８個のブロックからなる平文ブ
ロック列あるいは暗号文ブロック列が格納されるとする
。また、平文ブロック列を形成する８個のブロックＡ−
Ｈのうち、暗号化の対象部分は斜線で囲まれたＡ、Ｂ、
Ｄ。
の詳細図である。説明を簡単にするため、入力バッファ
１４、出力バッファ１６の容量は各々６４バイトとし、
１ブロックが８バイトの８個のブロックからなる平文ブ
ロック列あるいは暗号文ブロック列が格納されるとする
。また、平文ブロック列を形成する８個のブロックＡ−
Ｈのうち、暗号化の対象部分は斜線で囲まれたＡ、Ｂ、
Ｄ。
Ｇ、Ｈとし、これらを暗号処理してＡ ’ ＨＢ ’
ＨＤ″、Ｇ’ 、Ｈ’ を求め、平文ブロック列Ａ、Ｂ
。
ＨＤ″、Ｇ’ 、Ｈ’ を求め、平文ブロック列Ａ、Ｂ
。
Ｄ、Ｅ、Ｆ、Ｇ、Ｈの順序と対応する暗号文ブロック列
Ａ’ 、Ｂ’ 、Ｃ，Ｄ’ 、Ｅ、Ｆ、Ｇ’ 、Ｈ’を
出力するとする。第３図は、この場合の平文ブロック列
と暗号文ブロック列の対応関係を示している。
Ａ’ 、Ｂ’ 、Ｃ，Ｄ’ 、Ｅ、Ｆ、Ｇ’ 、Ｈ’を
出力するとする。第３図は、この場合の平文ブロック列
と暗号文ブロック列の対応関係を示している。
さて、第１図において、入力データレジスタ１は８バイ
トの１個の平文ブロックがセットされるレジスタ、イニ
シャルベクトルレジスタ２は８バイトのイニシャルベク
トルがセットされるレジスタである。論理回路３はレジ
スタ１の８バイトの平文ブロックとレジスタ２の８バイ
トのイニシャルベクトルとの排他的論理和を行う回路で
ある。
トの１個の平文ブロックがセットされるレジスタ、イニ
シャルベクトルレジスタ２は８バイトのイニシャルベク
トルがセットされるレジスタである。論理回路３はレジ
スタ１の８バイトの平文ブロックとレジスタ２の８バイ
トのイニシャルベクトルとの排他的論理和を行う回路で
ある。
暗号化回路４は８バイトの１ブロック単位ずつ暗号化処
理を行う回路、出力データレジスタ５は８バイトの暗号
文ブロックがセットされるレジスタである。これら１〜
５は第８図の１〜５に対応している。
理を行う回路、出力データレジスタ５は８バイトの暗号
文ブロックがセットされるレジスタである。これら１〜
５は第８図の１〜５に対応している。
マスクレジスタ２１は８ビツトからなり、暗号処理が開
始される前に、中央処理装置１ｏからの指示により、入
力バッファ１４に格納した８個の平文ブロックのうちど
のブロックを暗号化の対象とするかを示す情報がセット
される。本例の場合、入力バッファ１４に格納された８
個の平文ブロックのうち、暗号化の対象となるブロック
はＡ、ｐ、。
始される前に、中央処理装置１ｏからの指示により、入
力バッファ１４に格納した８個の平文ブロックのうちど
のブロックを暗号化の対象とするかを示す情報がセット
される。本例の場合、入力バッファ１４に格納された８
個の平文ブロックのうち、暗号化の対象となるブロック
はＡ、ｐ、。
Ｄ、Ｇ、Ｈであり、該マスクレジスタ２１には、第４図
（、）に示すように、（Ｄ ３ ）ＩＩＥＸのコードが
セットされる。即ち、マスクレジスタ２１の０〜７の各
ビットは８個の平文ブロックＡ〜Ｈに対応し、暗号化対
象ブロックに対応するビットにはｔＬ Ｉ ＩＩ、非暗
号化対象ブロックに対応するビットには“０”が立てら
れる。カウントレジスタ２２は、処理すべき平文ブロッ
クをカウントするレジスタであり、初期値としては入力
バッファ１４に格納した平文ブロック列のブロック長が
セットされる。本例の場合、平文ブロック列は８ブロッ
クからなるため、第４図（ｂ）に示すように、値（ｏｓ
）ｕ□がセットされる。
（、）に示すように、（Ｄ ３ ）ＩＩＥＸのコードが
セットされる。即ち、マスクレジスタ２１の０〜７の各
ビットは８個の平文ブロックＡ〜Ｈに対応し、暗号化対
象ブロックに対応するビットにはｔＬ Ｉ ＩＩ、非暗
号化対象ブロックに対応するビットには“０”が立てら
れる。カウントレジスタ２２は、処理すべき平文ブロッ
クをカウントするレジスタであり、初期値としては入力
バッファ１４に格納した平文ブロック列のブロック長が
セットされる。本例の場合、平文ブロック列は８ブロッ
クからなるため、第４図（ｂ）に示すように、値（ｏｓ
）ｕ□がセットされる。
入力バッファ読出し回路１７は、入力バッファ１４から
平文をブロック単位に読出すための回路であり、読出さ
れた平文ブロックは順次、入力データレジスタ１にセッ
トされる。具体的には、入力バッファ読出し回路１７は
、マスクレジスタ２１にセットされた情報を基にして第
５図（ａ）に示すステップの順序で人力バッファ１４の
アドレスを作成し、必要データを読出す。第５図（ａ）
はステップ１〜５までは暗号化の対象となる平文ブロッ
クＡ、Ｂ、Ｄ、Ｇ、Ｈが読出され、ステップ６〜８まで
は暗号化の非対象である平文ブロックＣ，Ｅ、Ｆが読出
されることを示している。入力バッファ読出し回路１７
は、入力バッファ１４から平文ブロックを一つ読出し、
入力レジスタ１にセットする毎にカウントレジスタ２２
の値を−１する。
平文をブロック単位に読出すための回路であり、読出さ
れた平文ブロックは順次、入力データレジスタ１にセッ
トされる。具体的には、入力バッファ読出し回路１７は
、マスクレジスタ２１にセットされた情報を基にして第
５図（ａ）に示すステップの順序で人力バッファ１４の
アドレスを作成し、必要データを読出す。第５図（ａ）
はステップ１〜５までは暗号化の対象となる平文ブロッ
クＡ、Ｂ、Ｄ、Ｇ、Ｈが読出され、ステップ６〜８まで
は暗号化の非対象である平文ブロックＣ，Ｅ、Ｆが読出
されることを示している。入力バッファ読出し回路１７
は、入力バッファ１４から平文ブロックを一つ読出し、
入力レジスタ１にセットする毎にカウントレジスタ２２
の値を−１する。
第６図は入力バッファ読出し回路１７の処理フローを示
したものである。第６図で示す記号は次＝１１＝ の意味を持つ。
したものである。第６図で示す記号は次＝１１＝ の意味を持つ。
ＢＡ：入力バッファ読出し回路１７内に存在する８ビツ
ト長のバッファア ドレスレジスタであり、入カバッ ファの読出しアドレスがセットさ れる。
ト長のバッファア ドレスレジスタであり、入カバッ ファの読出しアドレスがセットさ れる。
■：マスクレジスタ２１のビット位置
■を示し、Ｉ＝Ｏ〜７の値である。
ＣＮＴ：８ビツト長のカウントレジスタ２２であり、セ
ットされた値は平文 ブロック列のブロックの長さを示 す。
ットされた値は平文 ブロック列のブロックの長さを示 す。
ＭＳＫ（Ｉ）：マスクレジスタ２１のビット位置Ｉの値
を示し、１１０１３又は１１１ ＩＩである。
を示し、１１０１３又は１１１ ＩＩである。
ステップ■〜■はマスクレジスタ２１のビット１（Ｉ
ＩＩに対応する平文ブロックを入力バッファ１４から読
出し、入力データレジスタ１にセットするための一連の
処理を示し、ステップ■〜＠はマスクレジスタ２１のビ
ット″０”に対応する平文ブロックを入力バッファ１４
から読出し、入力データレジスタ１にセットするための
一連の処理を示す。なお、■及び■はＢＡ、Ｉ及びＣＮ
Ｔの各レジスタをゼロクリアする処理を示す。
ＩＩに対応する平文ブロックを入力バッファ１４から読
出し、入力データレジスタ１にセットするための一連の
処理を示し、ステップ■〜＠はマスクレジスタ２１のビ
ット″０”に対応する平文ブロックを入力バッファ１４
から読出し、入力データレジスタ１にセットするための
一連の処理を示す。なお、■及び■はＢＡ、Ｉ及びＣＮ
Ｔの各レジスタをゼロクリアする処理を示す。
第１図のセレクタ回路１８は、入力データレジスタ１の
平文ブロックあるいは出力データレジスタ５の暗号文ブ
ロックのいずれか一方を選択する回路である。該選択の
ための指示は、入力バッファ読出し回路１７から制御線
２３によって行われる。入力バッファ読出し回路１７は
セレクタ回路１８に対し、マスクレジスタ２１のビット
ｔｄ Ｉ ＩＩに対応する平文ブロックを入力バッファ
１４がら請出して入力データレジスタ１にセットする間
（第６図の■〜■の処理の間）は出力データレジスタ５
を選択するように指示し、マスクレジスタ２１のビット
″０”に対応する平文ブロックを入力バッファ１４から
読出して入力データレジスタ１にセットする間（第６図
の■〜０の処理の間）は該入力データレジスタ１を選択
するように指示する。
平文ブロックあるいは出力データレジスタ５の暗号文ブ
ロックのいずれか一方を選択する回路である。該選択の
ための指示は、入力バッファ読出し回路１７から制御線
２３によって行われる。入力バッファ読出し回路１７は
セレクタ回路１８に対し、マスクレジスタ２１のビット
ｔｄ Ｉ ＩＩに対応する平文ブロックを入力バッファ
１４がら請出して入力データレジスタ１にセットする間
（第６図の■〜■の処理の間）は出力データレジスタ５
を選択するように指示し、マスクレジスタ２１のビット
″０”に対応する平文ブロックを入力バッファ１４から
読出して入力データレジスタ１にセットする間（第６図
の■〜０の処理の間）は該入力データレジスタ１を選択
するように指示する。
出力バッファ書込み回路１９は、セレクタ回路１８の出
力側に現われる暗号文ブロックあるいは平文ブロックを
出力バッファ１６に書込む回路であり、出力バッファ１
６のアドレス制御に関しては時間的遅延があるだけで、
入力バッファ読出し回路１７と基本的には同じである。
力側に現われる暗号文ブロックあるいは平文ブロックを
出力バッファ１６に書込む回路であり、出力バッファ１
６のアドレス制御に関しては時間的遅延があるだけで、
入力バッファ読出し回路１７と基本的には同じである。
第５図（ｂ）に、出力バッファ書込み回路１９で生成さ
れる出力バッファ１６のアドレスと書込みデータの対応
を示す。
れる出力バッファ１６のアドレスと書込みデータの対応
を示す。
以下、第５図（ａ）及び（ｂ）を参照して第１図の各ス
テップ毎の全体の動作を説明する。なお、第７図には各
ステップ毎のカウントレジスタ２２、入力データレジス
タ１、出力データレジスタ５の対応を示す。
テップ毎の全体の動作を説明する。なお、第７図には各
ステップ毎のカウントレジスタ２２、入力データレジス
タ１、出力データレジスタ５の対応を示す。
ステップ１
人力バッファ読出し回路１７の制御により、平文ブロッ
クＡが入力バッファ１４の（００）ＨＥＸ番地から読出
され、入力データレジスタ１にセットされる。その後、
平文ブロックＡはイニシャルベクトルレジスタ２にセッ
トされているイニシャルベクトル値との排他的論理和処
理を論理回路３で行った後、暗号化回路４により暗号処
理が施され、暗号ブロックＡ′が出力データレジスタ５
、セレクタ回路１８及び出力バッファ書込み回路１９を
経て出力バッファ１６の（００）ＨＥＸ番地に格納され
る。
クＡが入力バッファ１４の（００）ＨＥＸ番地から読出
され、入力データレジスタ１にセットされる。その後、
平文ブロックＡはイニシャルベクトルレジスタ２にセッ
トされているイニシャルベクトル値との排他的論理和処
理を論理回路３で行った後、暗号化回路４により暗号処
理が施され、暗号ブロックＡ′が出力データレジスタ５
、セレクタ回路１８及び出力バッファ書込み回路１９を
経て出力バッファ１６の（００）ＨＥＸ番地に格納され
る。
ステップ２
人カバソファ読出し回路１７により平文ブロックＢが入
力バッファ１４の（ＯＳ）Ｈ□番地から読出され、入力
データレジスタ１にセットされる。
力バッファ１４の（ＯＳ）Ｈ□番地から読出され、入力
データレジスタ１にセットされる。
その後、平文データブロックＢはステップ１で出力デー
タレジスタ５にセットされていた暗号文ブロックＡ″と
の排他的論理和処理を論理回路３で行った後、暗号化回
路４に入力され、その出力データである暗号文ブロック
Ｂ′が出力レジスタ５にセットされる。この出力レジス
タ５にセットされた暗号文ブロックＢ′は、セレクタ回
路１８゜出力バッファ書込み回路１９を経て出力バッフ
ァ１６の（０８）Ｈ□番地に格納される。
タレジスタ５にセットされていた暗号文ブロックＡ″と
の排他的論理和処理を論理回路３で行った後、暗号化回
路４に入力され、その出力データである暗号文ブロック
Ｂ′が出力レジスタ５にセットされる。この出力レジス
タ５にセットされた暗号文ブロックＢ′は、セレクタ回
路１８゜出力バッファ書込み回路１９を経て出力バッフ
ァ１６の（０８）Ｈ□番地に格納される。
ステップ３
平文ブロックＤが入力バッファ１４の（１８）Ｈ□番地
から読出され、ステップ２で出力された暗号文ブロック
Ｂ″との排他的論理和処理を行った後、ステップ２と同
様の処理を経て、暗号文ブロックＤ′が出力バッファ１
６の（１８）ＨＥＸ番地に格納される。
から読出され、ステップ２で出力された暗号文ブロック
Ｂ″との排他的論理和処理を行った後、ステップ２と同
様の処理を経て、暗号文ブロックＤ′が出力バッファ１
６の（１８）ＨＥＸ番地に格納される。
ステップ４
平文ブロックＧが入力バッファ１４の（３０）ＨＥＸ番
地から読出され、ステップ３で出力された暗号文ブロッ
クＤ′との排他的論理和処理を行った後、ステップ２と
同様の処理を経て、暗号文ブロックＧ′が出カバソファ
１６の（３０）ＩＩＥＸ番地に格納される。
地から読出され、ステップ３で出力された暗号文ブロッ
クＤ′との排他的論理和処理を行った後、ステップ２と
同様の処理を経て、暗号文ブロックＧ′が出カバソファ
１６の（３０）ＩＩＥＸ番地に格納される。
ステップ５
平文ブロックＨが入力バッファ１４の（３８）ＨＥＸ番
地から読出され、ステップ４で出力された暗号文プロ、
ツクＧ′との排他的論理和処理を行った後、ステップ２
と同様の処理を経て、暗号文ブロックＨ’ が出力バッ
ファ１６の（３８）ｎａｘ番地に格納される。
地から読出され、ステップ４で出力された暗号文プロ、
ツクＧ′との排他的論理和処理を行った後、ステップ２
と同様の処理を経て、暗号文ブロックＨ’ が出力バッ
ファ１６の（３８）ｎａｘ番地に格納される。
ステップ６
人力バッファ読出し回路１７の働きにより、平文ブロッ
クＣが入力バッファ１４の（１０）ｏ□番地から読出さ
れ、入力データレジスタ１にセットされる。入力データ
レジスタ１の内容はバイパス線２０上に乗る。このとき
、セレクタ回路１８は本バイパス線側を選択する。従っ
て、平文ブロックＣは暗号処理されることなく、出カバ
ソファ書込み回路１９により出力バッファ１６の（１ｏ
）Ｈ□番地に格納される。
クＣが入力バッファ１４の（１０）ｏ□番地から読出さ
れ、入力データレジスタ１にセットされる。入力データ
レジスタ１の内容はバイパス線２０上に乗る。このとき
、セレクタ回路１８は本バイパス線側を選択する。従っ
て、平文ブロックＣは暗号処理されることなく、出カバ
ソファ書込み回路１９により出力バッファ１６の（１ｏ
）Ｈ□番地に格納される。
ステップ７
平文ブロックＥが入力バッファ１４の（２０）ＨＥＸ番
地から読出され、ステップ６と同様の処理を経て、暗号
処理されることなく出力バッファ１６の（２０）ＨＥＸ
番地に格納される。
地から読出され、ステップ６と同様の処理を経て、暗号
処理されることなく出力バッファ１６の（２０）ＨＥＸ
番地に格納される。
ステップ８
平文ブロックＦが入力バッファ１４の（２８）Ｈ□番地
から読出され、ステップ６と同様の処理を経て、暗号処
理されることなく出力バッファ１６の（２８）ＩＩＥＸ
番地に格納される。
から読出され、ステップ６と同様の処理を経て、暗号処
理されることなく出力バッファ１６の（２８）ＩＩＥＸ
番地に格納される。
以上、本発明の詳細な説明においては、暗号装置の暗号
化処理についてのみ触れ、復号化処理については触れて
いないが、本発明は復号化処理においても適用できるこ
とは明らかである。即ち、第１図では、入力バッファ１
４に格納される平文ブロック列の順序を暗号処理の過程
で入替えて処理し、結果を出カバソファ１６に格納する
とき元の状態に戻している。したがって、復号化処理に
おいても暗号化処理で使用する回路と同一の回路が使用
できる。
化処理についてのみ触れ、復号化処理については触れて
いないが、本発明は復号化処理においても適用できるこ
とは明らかである。即ち、第１図では、入力バッファ１
４に格納される平文ブロック列の順序を暗号処理の過程
で入替えて処理し、結果を出カバソファ１６に格納する
とき元の状態に戻している。したがって、復号化処理に
おいても暗号化処理で使用する回路と同一の回路が使用
できる。
又、本発明の実施例ではＣＢＣ利用モードについて説明
したが、ＥＣＢ利用モード、その他のフィードバック形
式のブロック暗号利用モードにも適用できる。
したが、ＥＣＢ利用モード、その他のフィードバック形
式のブロック暗号利用モードにも適用できる。
又、イニシャルベクトルレジスタ２にセットされるイニ
シャルベクトル値として、平文ブロックのブロック長を
使うことにより、イニシャルベクトルレジスタ２はカウ
ンタレジスタ２２との兼用も考えられる。
シャルベクトル値として、平文ブロックのブロック長を
使うことにより、イニシャルベクトルレジスタ２はカウ
ンタレジスタ２２との兼用も考えられる。
本発明によれば、所定長の平文ブロック列に対し、暗号
化対象ブロック部分と非暗号化対象ブロック部分の指定
ができ、前者は暗号化処理を行い暗号文ブロックを出力
させ、後者は暗号化処理を行わず平文ブロックのま２出
力されるので、実質的に暗号化の始時間を縮めることが
でき、暗号装置の性能を高める効果がある。
化対象ブロック部分と非暗号化対象ブロック部分の指定
ができ、前者は暗号化処理を行い暗号文ブロックを出力
させ、後者は暗号化処理を行わず平文ブロックのま２出
力されるので、実質的に暗号化の始時間を縮めることが
でき、暗号装置の性能を高める効果がある。
又、本発明をフィードバック形式のブロック暗号に用い
た場合、特にフィードバック形式の持つ暗号の安全性を
落とすことなく暗号処理ができるという効果がある。
た場合、特にフィードバック形式の持つ暗号の安全性を
落とすことなく暗号処理ができるという効果がある。
第１図は本発明の暗号装置の一実施例の構成図、第２図
は本発明の対象となる電子計算機システムの概略構成図
、第３図は本発明による暗号化処理の具体例を示す図、
第４図は第１図のマスクレジスタとカウントレジスタの
データ例を示す図、第５図は第１図の入力バッファ読出
し回路と出力バッファ書込み回路の動作例を示す図、第
６図は第１図の入力バッファ読出し回路の動作を説明す
る＝１９− ためのフローチャート、第７図は第１図のカウントレジ
スタ、入力データレジスタ、出力データレジスタの対応
を示す図、第８図は従来技術の構成図である。 １・・・入力データレジスタ、 ２・・・イニシャルベクトルレジスタ、３・・・論理回
路、 ４・・・暗号化回路、５・・・出力データレジス
タ、 １４・・・入力レジスタ、１５・・・暗号装置
、 １６・・・出力バッファ、１７・・・入力バッファ
読出し回路、 １８・・・セレクタ回路、 １９・
・・出力バッファ書込み回路、２１・・・マスクレジス
タ、 ２２・・・カウントレジスタ。 ｒ−”−−−−−−”’−−−＝−−−１（１）（ト） 第″１図
は本発明の対象となる電子計算機システムの概略構成図
、第３図は本発明による暗号化処理の具体例を示す図、
第４図は第１図のマスクレジスタとカウントレジスタの
データ例を示す図、第５図は第１図の入力バッファ読出
し回路と出力バッファ書込み回路の動作例を示す図、第
６図は第１図の入力バッファ読出し回路の動作を説明す
る＝１９− ためのフローチャート、第７図は第１図のカウントレジ
スタ、入力データレジスタ、出力データレジスタの対応
を示す図、第８図は従来技術の構成図である。 １・・・入力データレジスタ、 ２・・・イニシャルベクトルレジスタ、３・・・論理回
路、 ４・・・暗号化回路、５・・・出力データレジス
タ、 １４・・・入力レジスタ、１５・・・暗号装置
、 １６・・・出力バッファ、１７・・・入力バッファ
読出し回路、 １８・・・セレクタ回路、 １９・
・・出力バッファ書込み回路、２１・・・マスクレジス
タ、 ２２・・・カウントレジスタ。 ｒ−”−−−−−−”’−−−＝−−−１（１）（ト） 第″１図
Claims (1)
- （１）１ブロックが複数ビットの複数の平文ブロックか
ら成る平文ブロック列を蓄える入力バッファと、該入力
バッファ内の平文ブロック列について１ブロックずつ暗
号化処理を行う暗号処理部と、該暗号処理部からの出力
である複数の暗号ブロックから成る暗号ブロック列を蓄
える出力バッファより成る暗号装置において、 前記入力バッファに蓄えられる平文ブロックの各平文ブ
ロック対応に、当該平文ブロックが暗号化対象あるいは
非暗号化対象であることを示す情報を設定するマスクレ
ジスタと、 前記マスクレジスタの情報に基づき、暗号化対象の平文
ブロックを前記入力バッファから順次読出して前記暗号
化処理部へ与え、該暗号処理部で暗号化された暗号文ブ
ロックを前記出力バッファの所定位置に格納し、また、
非暗号化対象の平文ブロックを前記入力バッファから順
次読出し、前記暗号化処理部へ与えることなく前記出力
バッファの所定位置に格納する読出し・書込み制御回路
と、 を備えていることを特徴とする暗号装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123021A JPS63287882A (ja) | 1987-05-20 | 1987-05-20 | 暗号装置 |
| US07/195,516 US4907275A (en) | 1987-05-20 | 1988-05-18 | Encryption apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123021A JPS63287882A (ja) | 1987-05-20 | 1987-05-20 | 暗号装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287882A true JPS63287882A (ja) | 1988-11-24 |
Family
ID=14850262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123021A Pending JPS63287882A (ja) | 1987-05-20 | 1987-05-20 | 暗号装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4907275A (ja) |
| JP (1) | JPS63287882A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11112491A (ja) * | 1997-10-06 | 1999-04-23 | Toshiba Corp | 発信情報監視方法及び端末装置 |
| US8880879B2 (en) | 2008-09-04 | 2014-11-04 | Intel Corporation | Accelerated cryptography with an encryption attribute |
| US9240883B2 (en) | 2008-09-04 | 2016-01-19 | Intel Corporation | Multi-key cryptography for encrypting file system acceleration |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008935A (en) * | 1989-06-30 | 1991-04-16 | At&T Bell Laboratories | Efficient method for encrypting superblocks of data |
| US5091940A (en) * | 1990-01-16 | 1992-02-25 | Hughes Aircraft Company | Data router with burst shuffling and deshuffling output buffers |
| ES2027105A6 (es) * | 1990-05-10 | 1992-05-16 | Amper Datos S A | Equipo de cifrado. |
| US5228083A (en) * | 1991-06-28 | 1993-07-13 | Digital Equipment Corporation | Cryptographic processing in a communication network, using a single cryptographic engine |
| JPH05199220A (ja) * | 1991-06-28 | 1993-08-06 | Digital Equip Corp <Dec> | 単一の暗号エンジンを使用する通信回路網内の暗号処理方法及び装置 |
| JPH10143439A (ja) * | 1996-11-12 | 1998-05-29 | Fujitsu Ltd | データ処理装置 |
| JPH11225138A (ja) * | 1998-02-06 | 1999-08-17 | Matsushita Electric Ind Co Ltd | 暗号処理装置、暗号処理方法及びその方法を記録した記録媒体 |
| KR100320183B1 (ko) | 1999-03-17 | 2002-01-10 | 구자홍 | 디지탈데이터 플레이어의 파일 암호화 장치 |
| DE10110049A1 (de) * | 2001-03-02 | 2002-09-05 | Bosch Gmbh Robert | Verfahren und Vorrichtung zur Datenverschlüsselung bei der Programmierung von Steuergeräten |
| FR2838894A1 (fr) * | 2002-04-19 | 2003-10-24 | St Microelectronics Sa | Chiffrement du contenu d'une memoire externe a un processeur |
| US7672452B2 (en) * | 2002-05-03 | 2010-03-02 | General Instrument Corporation | Secure scan |
| US7336783B2 (en) * | 2003-01-24 | 2008-02-26 | Samsung Electronics, C., Ltd. | Cryptographic systems and methods supporting multiple modes |
| CN1799095A (zh) * | 2003-08-04 | 2006-07-05 | 三菱电机株式会社 | 数字记录装置、数字再现装置和数字记录再现装置、以及加密装置、解调装置、加密方法和解调方法 |
| US9003199B2 (en) * | 2004-03-23 | 2015-04-07 | Harris Corporation | Modular cryptographic device providing multi-mode wireless LAN operation features and related methods |
| US7644289B2 (en) * | 2004-03-23 | 2010-01-05 | Harris Corporation | Modular cryptographic device providing enhanced communication control features and related methods |
| US7657755B2 (en) * | 2004-03-23 | 2010-02-02 | Harris Corporation | Modular cryptographic device providing status determining features and related methods |
| US7711963B2 (en) * | 2004-03-23 | 2010-05-04 | Harris Corporation | Modular cryptographic device providing enhanced interface protocol features and related methods |
| JP2007114404A (ja) * | 2005-10-19 | 2007-05-10 | Matsushita Electric Ind Co Ltd | データ処理装置、およびデータ処理方法 |
| JP4154444B2 (ja) * | 2006-10-16 | 2008-09-24 | シャープ株式会社 | 情報記録装置、情報再生装置、プログラム、及び記録媒体 |
| EP2028604A4 (en) * | 2007-06-15 | 2010-10-06 | Hitachi Software Eng | SYSTEM, METHOD AND PROGRAM FOR PROCESSING FILES |
| JP2009069686A (ja) * | 2007-09-14 | 2009-04-02 | Konica Minolta Business Technologies Inc | 暗号化回路及び復号化回路 |
| CA2758332C (en) * | 2008-08-22 | 2017-08-22 | Qualcomm Incorporated | Method and apparatus for transmitting and receiving secure and non-secure data |
| US9110875B2 (en) * | 2010-02-11 | 2015-08-18 | International Business Machines Corporation | XML post-processing hardware acceleration |
| US9003200B1 (en) * | 2014-09-22 | 2015-04-07 | Storagecraft Technology Corporation | Avoiding encryption of certain blocks in a deduplication vault |
| KR101847492B1 (ko) * | 2015-05-19 | 2018-04-10 | 삼성에스디에스 주식회사 | 데이터 암호화 장치 및 방법, 데이터 복호화 장치 및 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1538057A (en) * | 1975-08-13 | 1979-01-10 | Exxon Research Engineering Co | Petroleum resins |
| US4160120A (en) * | 1977-11-17 | 1979-07-03 | Burroughs Corporation | Link encryption device |
| US4249180A (en) * | 1978-09-20 | 1981-02-03 | Northern Telecom Limited | Past dependent microcomputer cipher apparatus |
| US4368357A (en) * | 1980-11-14 | 1983-01-11 | International Telephone And Telegraph Corporation | Bypass apparatus for use in secure communication systems |
-
1987
- 1987-05-20 JP JP62123021A patent/JPS63287882A/ja active Pending
-
1988
- 1988-05-18 US US07/195,516 patent/US4907275A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11112491A (ja) * | 1997-10-06 | 1999-04-23 | Toshiba Corp | 発信情報監視方法及び端末装置 |
| US8880879B2 (en) | 2008-09-04 | 2014-11-04 | Intel Corporation | Accelerated cryptography with an encryption attribute |
| US9240883B2 (en) | 2008-09-04 | 2016-01-19 | Intel Corporation | Multi-key cryptography for encrypting file system acceleration |
| US10447476B2 (en) | 2008-09-04 | 2019-10-15 | Intel Corporation | Multi-key graphic cryptography for encrypting file system acceleration |
Also Published As
| Publication number | Publication date |
|---|---|
| US4907275A (en) | 1990-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63287882A (ja) | 暗号装置 | |
| US5231662A (en) | Method and device for enciphering data to be transferred and for deciphering the enciphered data, and a computer system comprising such a device | |
| AU693733B2 (en) | Method and apparatus for encrypting data | |
| US4238853A (en) | Cryptographic communication security for single domain networks | |
| US4238854A (en) | Cryptographic file security for single domain networks | |
| CN102334307B (zh) | 密码系统的密钥恢复机制 | |
| US4227253A (en) | Cryptographic communication security for multiple domain networks | |
| EP0725511A2 (en) | Method for data encryption/decryption using cipher block chaining (CBC) and message authetication codes (MAC) | |
| US20070071236A1 (en) | High speed configurable cryptographic architecture | |
| JPH06236148A (ja) | Ａｎｓｉ ｘ３．９２データ暗号化アルゴリズム標準のパフォーマンスを強化したデータ暗号化アルゴリズムを実行するデータ処理システム | |
| JPH07281596A (ja) | 暗号化方法およびシステム | |
| CN102224704A (zh) | 内容解密处理装置、内容解密处理方法及集成电路 | |
| JPS6333749B2 (ja) | ||
| US20010012362A1 (en) | Data encryptor/decryptor using variable in-place i/o | |
| US20040120518A1 (en) | Matrix multiplication for cryptographic processing | |
| Cusick et al. | The redoc ii cryptosystem | |
| US6990199B2 (en) | Apparatus and method for cipher processing system using multiple port memory and parallel read/write operations | |
| JP2004070049A (ja) | データの暗号化方法及び装置、データの復号化方法及び装置、プログラム | |
| EP1550928A1 (en) | Block encoding method and block encoding/decoding circuit | |
| US11265145B2 (en) | Method and device for performing substitution table operations | |
| KR100494560B1 (ko) | Ｒｉｊｎｄａｅｌ암호를 이용한 블록 데이터 실시간암호복호화 장치 및 방법 | |
| EP0411712B1 (en) | Method and device for enciphering data to be transferred and for deciphering the enciphered data, and a computer system comprising such a device | |
| JP3039334B2 (ja) | 暗号装置 | |
| US20020181704A1 (en) | Data encryption circuit pre-holding next data to be operated in buffer | |
| KR100350207B1 (ko) | 디지털 데이터의 엘-비트 입력 블록들을 엘-비트 출력비트들로 암호 변환하는 방법 |