JPS6327736B2 - - Google Patents
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- Publication number
- JPS6327736B2 JPS6327736B2 JP55175323A JP17532380A JPS6327736B2 JP S6327736 B2 JPS6327736 B2 JP S6327736B2 JP 55175323 A JP55175323 A JP 55175323A JP 17532380 A JP17532380 A JP 17532380A JP S6327736 B2 JPS6327736 B2 JP S6327736B2
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- JP
- Japan
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- segment
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- data
- register
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Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 101100464782 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CMP2 gene Proteins 0.000 description 1
- 101100464779 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CNA1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
本発明はメモリアドレス空間に分割したセグメ
ントを外れるアクセスをチエツクするアドレスチ
エツク方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an address check method for checking accesses outside segments divided into memory address spaces.
従来情報処理装置のメモリアドレス空間をアク
セスするとき第１図に示すように行なつていた。
メモリ空間MM内にセグメントをSGM−Ａ，
SGM−Ｂ，…のように複数個配設し、それらの
長さをLA，LB，…と可変長に設定したとき、各
セグメントの先頭アドレスをベースレジスタ
BSRに、セグメントの大きさをリミツトレジス
タLMRにLA，LB…のように予め蓄積しておく。
データアクセスのためのアドレス生成のとき、ア
クセスされるデータが対象とするセグメント内に
納まつているか否か必ずチエツクしていた。例え
ばセグメントSGM−Ｂにおいて命令により生成
されたアドレスAD−Ｂから大きさLDTを有する
データDTがあるとき、その終りのアドレスAD
−BEがセグメントの終りのアドレスAD−SBと
比較して小さいことが必要であるから、それを満
足することをチエツクしていた。このチエツクに
要する時間は、多数回処理するときは無視できな
い値となる。またハードウエアを強化してこのチ
エツクの時間を減らそうとすると、ハードウエア
量が多くなる。 Conventionally, when accessing the memory address space of an information processing device, it was performed as shown in FIG.
Segment SGM-A in memory space MM,
When multiple segments are arranged like SGM-B,... and their lengths are set to variable lengths like LA , L B ,..., the start address of each segment can be set in the base register.
In BSR, segment sizes are stored in limit register LMR in advance as L A , L B . . . .
When generating an address for data access, it is always checked whether the data to be accessed is within the target segment. For example, when there is data DT with size L DT from address AD-B generated by an instruction in segment SGM-B, the end address AD
-BE needs to be small compared to the end address AD-SB of the segment, so it was checked that it satisfies this requirement. The time required for this check becomes a value that cannot be ignored when processing is performed many times. Also, if you try to reduce this check time by strengthening the hardware, the amount of hardware will increase.
本発明の目的は前述の欠点を改善し、プログラ
ム実行時にセグメントを外れるアクセスをチエツ
クする回数を減少させるセグメントのアドレスチ
エツク方式を提供することにある。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a segment address check method that improves the above-mentioned drawbacks and reduces the number of times accesses outside the segment are checked during program execution.
以下図面に示す本発明の実施例について説明す
る。第２図はアドレス生成処理及び生成されたア
ドレスのチエツク処理を示す図である。命令語内
のアドレス指定部INSはアドレスチエツク指定ビ
ツトＣと，インデクスレジスタ指定部Ｘ，ベース
レジスタ指定部Ｂ，デイスプレースメント部Ｄか
ら成る。レジスタは複数の汎用レジスタGRと、
複数のアドレスレジスタADRとから成つている。
本発明によると当初の命令語作成時において、ア
クセス時にアドレスのチエツクが必要であると認
めたデータ・アクセスに対して、該データをアク
セスする所定の命令語内のアドレス指定部のアド
レスチエツク指定ビツトＣに“１”を立ててお
く。 Embodiments of the present invention shown in the drawings will be described below. FIG. 2 is a diagram showing address generation processing and check processing of the generated address. The address designation part INS in the instruction word consists of an address check designation bit C, an index register designation part X, a base register designation part B, and a displacement part D. The registers include multiple general-purpose registers GR,
It consists of multiple address registers ADR.
According to the present invention, when an instruction word is initially created, for data access that is recognized as requiring an address check at the time of access, the address check designation bit of the address designation part in a predetermined instruction word that accesses the data is set. Set “1” to C.
ベースレジスタ指定部Ｂのデータは複数のアド
レスレジスタADRの内特定の番号のADRを選択
する。ADRにはセグメント内のベースアドレス
ｂ，セグメントの先頭アドレスｌ，セグメントの
終端アドレスｕが蓄積されている。ベースアドレ
スｂとデイスプレースメント部Ｄとは加算され、
インデツクスレジスタ指定部Ｘで指定されたレジ
スタ番号が零でないとき、当該番号の汎用レジス
タGRの内容ｘも加算されて、アクセスするデー
タの先頭アドレスａが生成される。そしてチエツ
クビツトが“０”のときはこの先頭アドレスａに
よりアクセスが進行する。“１”のときは次のと
おりチエツクが行なわれる。比較回路CMP1にお
いて生成されたアドレスａとセグメントの先頭ア
ドレスｌとを比較し、ａ＜ｌのときはアクセス不
可とし、エラー信号を発生させる。また生成され
たアドレスａとアクセスされるデータ長Ｌ（命令
によつて定まるもの）とを加算し、その結果とセ
グメントの終端アドレスｕとを比較回路CMP2に
おいて比較する。ａ＋Ｌ＞ｕのときセグメントを
外れるからこの場合アクセス不可となる。 The data in the base register designation section B selects an ADR with a specific number from among a plurality of address registers ADR. The ADR stores the base address b within the segment, the start address l of the segment, and the end address u of the segment. The base address b and displacement part D are added,
When the register number designated by the index register designation part X is not zero, the contents x of the general-purpose register GR of that number are also added to generate the start address a of the data to be accessed. When the check bit is "0", the access proceeds according to this starting address a. When it is "1", the following check is performed. The address a generated in the comparison circuit CMP1 is compared with the start address l of the segment, and when a<l, access is disabled and an error signal is generated. Further, the generated address a and the data length L to be accessed (determined by the instruction) are added, and the result is compared with the end address u of the segment in the comparator circuit CMP2. When a+L>u, the segment is removed, so access is not possible in this case.
なお命令語についてインデクス修飾されている
と、一般にそのインデクス値が可変であるからア
クセス毎にアドレスチエツクする必要がある。 Note that when an instruction word is index-qualified, the index value is generally variable, so it is necessary to check the address every time it is accessed.
命令がメモリの同一データを使用し、何度も該
データにアクセスするとき、従来は必ず毎回チエ
ツクを行なつていたが、本発明によると唯１回の
チエツクで良い。また、連続してメモリ上に並ん
だデータ群をアクセスするときは、データ群全体
が所定のセグメント内にあることを１度チエツク
すれば、該データ群内のデータへのアクセス時に
チエツクをする必要がない。この様にアクセスの
チエツクを行なう場合が限定されるため、動作が
全体として早くなるという効果を有する。若し従
来と同じ処理時間で良いときは、より低速処理の
ハードウエアにより処理できるから安価に構成で
きる。 When an instruction uses the same data in the memory and accesses the same data many times, conventionally a check is always performed each time, but according to the present invention, the check only needs to be performed once. Also, when accessing a data group that is consecutively arranged in memory, once you check that the entire data group is within a predetermined segment, you do not need to check it again when accessing data in the data group. There is no. Since the cases in which access is checked are limited in this way, there is an effect that the overall operation becomes faster. If the same processing time as the conventional method is sufficient, the processing can be performed using slower processing hardware, resulting in a cheaper configuration.
第１図はメモリ空間に設けたセグメントとそれ
をアクセスするときの説明図、第２図は本発明の
実施例の説明図である。
MM……メモリ空間、SGM−Ａ，SGM−Ｂ，
……セグメント、BSR……ベースレジスタ、
LMR……リミツトレジスタ、GR……汎用レジス
タ、ADR……アドレスレジスタ、Ｃ……アドレ
スチエツク指定ビツト。
FIG. 1 is an explanatory diagram of segments provided in a memory space and how they are accessed, and FIG. 2 is an explanatory diagram of an embodiment of the present invention. MM...Memory space, SGM-A, SGM-B,
...segment, BSR ...base register,
LMR...Limit register, GR...General purpose register, ADR...Address register, C...Address check specification bit.
Claims (1)
割し、プログラムの実行時に該セグメントをアク
セスするとき、所定のセグメントを外れるような
アクセスをチエツクするセグメントのアドレスチ
エツク方式において、命令語内にアドレスチエツ
ク指定ビツトを設け、該指定ビツトが立つている
ときに限りチエツク動作を行なわせることを特徴
とするセグメントのアドレスチエツク方式。1. In a segment address check method that divides the memory address space into multiple segments and checks for accesses that deviate from a predetermined segment when accessing the segments during program execution, an address check designation bit is included in the instruction word. A segment address check method characterized in that a check operation is performed only when the specified bit is set.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17532380A JPS57100695A (en) | 1980-12-12 | 1980-12-12 | Address check system for segment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17532380A JPS57100695A (en) | 1980-12-12 | 1980-12-12 | Address check system for segment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100695A JPS57100695A (en) | 1982-06-22 |
| JPS6327736B2 true JPS6327736B2 (en) | 1988-06-06 |
Family
ID=15994066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17532380A Granted JPS57100695A (en) | 1980-12-12 | 1980-12-12 | Address check system for segment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100695A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523653B2 (en) * | 1987-07-08 | 1996-08-14 | 株式会社日立製作所 | Virtual computer system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423544A (en) * | 1977-07-25 | 1979-02-22 | Ricoh Co Ltd | Dichromatic developing device |
-
1980
- 1980-12-12 JP JP17532380A patent/JPS57100695A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423544A (en) * | 1977-07-25 | 1979-02-22 | Ricoh Co Ltd | Dichromatic developing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100695A (en) | 1982-06-22 |
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