JPS63276978A - Noise reduction circuit - Google Patents
Noise reduction circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テレビ受像機等に用いられる映像信号のノイ
ズ低減回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a noise reduction circuit for video signals used in television receivers and the like.
本発明は、映像信号をバイパスフィルタ及びリミッタに
通じて得られる信号に関して1フィールド差又は1フレ
ーム差の信号を検出し、上記1フィールド差又は1フレ
ーム差の信号を上記映像信号をローパスフィルタに通じ
て得られる信号とを加算するようにしたことにより、画
面の精細度を損なうことなく、回路構成の簡単なノイズ
低減回路を提供するものである。The present invention detects a signal with a one field difference or one frame difference with respect to a signal obtained by passing a video signal through a bypass filter and a limiter, and passes the video signal through a low pass filter to detect a signal with a one field difference or one frame difference. By adding the signals obtained by the above-described method, a noise reduction circuit with a simple circuit configuration is provided without impairing the definition of the screen.
従来のテレビ受像機等に用いられるノイズ低減回路とし
て、第11図及び第12図に示すようなフィールドメモ
リ (又はフレームメモ1月を用いたものが知られてい
る。As a noise reduction circuit used in conventional television receivers and the like, one using a field memory (or frame memo) as shown in FIGS. 11 and 12 is known.
第11図はオープンループを構成するもので、入力端子
1から供給されるノイズを含む入力映像信号SIは加算
器2.3に加えられると共に、A/D変換器4に加えら
れてディジタル信号に変換された後、フィールドメモリ
5に書き込まれる。Fig. 11 shows an open loop configuration, in which the input video signal SI containing noise supplied from the input terminal 1 is added to the adder 2.3, and is also added to the A/D converter 4 to convert it into a digital signal. After being converted, it is written into the field memory 5.
このメモリ5から読み出されたディジタル信号はD/A
変換器6でアナログ信号S11に変換される。The digital signal read from this memory 5 is a D/A
The converter 6 converts it into an analog signal S11.
従って、このアナログ信号S、は上記信号S1に対して
1フィールド遅延されたものとなる。Therefore, this analog signal S is delayed by one field with respect to the signal S1.
この信号S11は加算器2に加えられて、上記信号S+
から減算される。この加算器2から得られる信号S、と
信号3+1との差の信号S r S + +は動き検
出回路7及び乗算器8に加えられる。上記差の信号S
+ S + rは、入力信号S1に1フイ一ルド間の
動きがない場合はノイズ成分と見なされるので、このと
き動き検出回路7からの信号により、乗算器8で所定の
係数Kが乗算された後、加算器3において、信号S、か
ら減算される。従って、この加算器3から出力端子9に
ノイズの低減された出力信号S。が得られる。This signal S11 is added to the adder 2, and the signal S+
is subtracted from. A signal S r S + + representing the difference between the signal S obtained from the adder 2 and the signal 3+1 is applied to the motion detection circuit 7 and the multiplier 8 . Signal S of the above difference
+ S + r is considered to be a noise component when there is no movement between one field in the input signal S1, so at this time, it is multiplied by a predetermined coefficient K in the multiplier 8 by the signal from the motion detection circuit 7. Then, in adder 3, it is subtracted from signal S. Therefore, an output signal S with reduced noise is provided from the adder 3 to the output terminal 9. is obtained.
動き検出回路7で動きが検出された場合は、上記差の信
号s+ 311は動き成分を含むものとして、乗算器
8は動き検出回路7からの信号によりに=Oと成し、加
算器3で動き成分が減算されることを禁止する。When motion is detected by the motion detection circuit 7, the difference signal s+ 311 is assumed to include a motion component, and the multiplier 8 sets the signal to =O based on the signal from the motion detection circuit 7, and the adder 3 Prohibit motion components from being subtracted.
尚、動き検出回路7は、上記差の信号SI Sllの
レベルを検出し、所定レベルを越えたときに動きが有っ
たものと見なすようにしている。この動き検出回路7は
図の点線で示すようにフィールドメモリ5の入力信号と
出力信号とを比較するものであってもよい。The motion detection circuit 7 detects the level of the difference signal SI Sll, and when it exceeds a predetermined level, it is determined that there is movement. The motion detection circuit 7 may compare the input signal and output signal of the field memory 5, as shown by the dotted line in the figure.
第12図はクローズトループに構成したものであり、出
力信号S0の一部をメモリ5で1フィールド遅延した信
号S、と信号S1とを加算器2で減算し、その差の信号
SI S目を乗算器8に通じた信号を加算器3で信
号S1から減算するようにしている。即ち、加算器3か
ら得られるノイズが低減された信号S。を1フィールド
遅延させてフィードバックすることにより、信号S1に
含まれるノイズを漸次除去するようにしたものである。Fig. 12 shows a closed loop configuration in which a signal S obtained by delaying a part of the output signal S0 by one field in the memory 5 and a signal S1 are subtracted by an adder 2, and the difference signal SI is subtracted from the signal S1. The signal passed through the multiplier 8 is subtracted from the signal S1 by the adder 3. That is, the noise-reduced signal S obtained from the adder 3. By delaying the signal S1 by one field and feeding it back, the noise contained in the signal S1 is gradually removed.
尚、フレームメモリを用いたノイズ低減回路として特開
昭54−157429号に開示されるものが知られてい
る。また本発明と類似する発明が特願昭62−6740
3号として出願されている。Incidentally, as a noise reduction circuit using a frame memory, one disclosed in Japanese Patent Application Laid-Open No. 157429/1983 is known. In addition, an invention similar to the present invention was filed in Japanese Patent Application No. 62-6740.
It has been filed as No. 3.
上述したフィールドメモリ (又はフレームメモリ)を
用いるノイズ低減回路は、画面の精細度が損なわれない
ようにするために、大容量のメモリを必要とし、また動
き検出回路を設ける必要があるため、回路規模が大きく
なる欠点があった。The noise reduction circuit using field memory (or frame memory) described above requires a large capacity memory and a motion detection circuit in order to prevent loss of screen definition. The disadvantage was that it was large in scale.
本発明においては、映像信号をバイパスフィルタ及びリ
ミッタに通じて得られる信号に関して1フィールド差又
は1フレーム差の信号を検出する手段と、上記1フィー
ルド差又は1フレーム差の信号と上記映像信号をローパ
スフィルタに通じて得られる信号とを加算する手段とを
設けている。In the present invention, means for detecting a signal with a one field difference or one frame difference with respect to the signal obtained by passing the video signal through a bypass filter and a limiter, and a means for detecting a signal with a one field difference or one frame difference and the video signal are passed through a low pass. and means for adding the signals obtained through the filter.
上記バイパスフィルタ及びリミッタによりノイズを含む
所定振巾以下の高域成分の信号を取り出し、この信号に
ついてフィールド差又はフレーム差を検出しているので
、特に大容量のメモリを用いることなく精細度を損なわ
ずにノイズ低減を行うことができる。また動き成分は低
域であるので、上記所定振巾以下の高域成分の信号には
含まれず、従って、上記1フィールド差又はlフレーム
差の信号をノイズ成分と見なすことができ、このため上
記ローパスフィルタとの組合せで動き検出回路を省略す
ることができる。The above-mentioned bypass filter and limiter extract the high-frequency component signal containing noise with a predetermined amplitude or less, and the field difference or frame difference is detected for this signal, so there is no need to use particularly large-capacity memory, and the definition is lost. Noise reduction can be performed without any noise. Furthermore, since the motion component is in the low frequency range, it is not included in the signal of the high frequency component below the predetermined amplitude. Therefore, the signal of the one field difference or l frame difference can be regarded as a noise component. In combination with a low-pass filter, the motion detection circuit can be omitted.
第1図は本発明の第1の実施例を示し、第11図と対応
する部分には同一符号を付してその説明を省略する。FIG. 1 shows a first embodiment of the present invention, and parts corresponding to those in FIG. 11 are denoted by the same reference numerals, and their explanation will be omitted.
第1図及び第2図において、入力端子1に加えられたノ
イズNが重畳された入力信号SIはローパスフィルタ1
2に加えられると共にバイパスフィルタ10に加えられ
る。上記ローパスフィルタ12とバイパスフィルタ10
とはカットオフ周波数が略同じものが用いられている。1 and 2, the input signal SI on which the noise N added to the input terminal 1 is superimposed is filtered through the low-pass filter 1.
2 and the bypass filter 10. The above low-pass filter 12 and bypass filter 10
A device with approximately the same cutoff frequency is used.
ローパスフィルタ12からはノイズを含む高域成分の除
去された低域信号SLが得られ、この信号SLは加算器
3に加えられる。また上記バイパスフィルタ10から得
られる高域信号S旧はリミッタ11に加えられる。この
リミッタ11は第3図に示すような入出力特性を有して
おり、入力信号が■、〜■2の間で出力信号が得られ、
入力信号がV、 、V。A low-pass signal SL from which high-frequency components including noise have been removed is obtained from the low-pass filter 12, and this signal SL is added to the adder 3. Further, the high frequency signal S old obtained from the bypass filter 10 is applied to the limiter 11. This limiter 11 has input/output characteristics as shown in FIG. 3, and an output signal is obtained when the input signal is between ■ and ■2,
The input signal is V, ,V.
を越えるレベルでは出力は一定となるように成されてい
る。従ってこのリミッタ11からは、高域信号5l11
のうちの71〜72間にある信号、即ちノイズ成分を含
む信号S)+2が得られる。この信号SOZは加算器2
に加えられると共に、A/D変換器4、フィールドメモ
リ5及びD/A変換器6により1フィールド遅延されて
信号SH2+ となり、加算器2において信号SOZか
ら減算される。The output is made constant at levels exceeding . Therefore, from this limiter 11, the high frequency signal 5l11
A signal between 71 and 72, ie, a signal S)+2 containing a noise component is obtained. This signal SOZ is sent to adder 2
is added to the signal SH2+, and is delayed by one field by the A/D converter 4, field memory 5, and D/A converter 6 to become the signal SH2+, which is subtracted from the signal SOZ by the adder 2.
ここで一般に画面の動きは低い周波数であるため、上記
高域信号SHz、5)I2+には動き成分は殆ど含まれ
ない。従って、加算器2から得られる差の信号S 82
S 、121がゼロでない場合は、それをノイズ成
分と見なしても実質的に差支えがない。Here, since screen movement generally has a low frequency, the above-mentioned high frequency signal SHz, 5) I2+ contains almost no movement component. Therefore, the difference signal S 82 obtained from adder 2
If S, 121 is not zero, there is virtually no problem in considering it as a noise component.
即ち、本実施例では第11図及び第12図の動き検出回
路7を設ける必要がなくこれを省略している。That is, in this embodiment, there is no need to provide the motion detection circuit 7 shown in FIGS. 11 and 12, and this circuit is omitted.
上記差の信号S 82 3821は乗算器8でに倍され
た後、加算器3で上記低域信号S1と加算されることに
より、出力端子9にノイズの低減された出力信号S。が
得られる。The difference signal S 82 3821 is multiplied by the multiplier 8 and then added to the low frequency signal S1 by the adder 3, thereby providing the output signal S with reduced noise at the output terminal 9. is obtained.
また本実施例では、リミッタ11を通過した振巾の狭い
信号SH□についてメモリ5を用いたノイズ検出を行っ
ているので、第11図のように入力信号S1の全帯域に
ついてメモリ5を用いたノイズ検出を行う場合よりもメ
モリ5の容量を小さくすることができる。実験によれば
、A/D変換器4、メモリ5及びD/A変換器6で処理
される信号のビット数を、従来の8ビツトから6ビツト
程度に下げることができることが確認されている。In addition, in this embodiment, since noise detection is performed using the memory 5 for the narrow amplitude signal SH□ that has passed through the limiter 11, the memory 5 is used for the entire band of the input signal S1 as shown in FIG. The capacity of the memory 5 can be made smaller than when noise detection is performed. Experiments have confirmed that the number of bits of the signal processed by the A/D converter 4, memory 5, and D/A converter 6 can be reduced from the conventional 8 bits to about 6 bits.
第4図は本発明の第2の実施例を示すもので、第1図と
対応する部分には同一符号を付してその説明を省略する
。FIG. 4 shows a second embodiment of the present invention, and parts corresponding to those in FIG. 1 are given the same reference numerals and their explanations will be omitted.
上述した第1図の第1の実施例はオープンループを構成
する場合であるが本実施例はクローズトループに構成す
る場合を示す。The first embodiment shown in FIG. 1 described above is a case in which an open loop is constructed, but this embodiment shows a case in which a closed loop is constructed.
第4図において、上記信号S、lIが加算器14に加え
られると共に、上記信号SHzが加算器13をを通過し
た信号SHIをA/D変換器4、フィールドメモリ5及
びD/A変換器6により、1フィールド遅延させて信号
5H2l と成し、この信号SH!1を加算器2におい
て信号SH2から減算している。In FIG. 4, the signals S and lI are applied to an adder 14, and the signal SHI from which the signal SHz has passed through the adder 13 is applied to an A/D converter 4, a field memory 5 and a D/A converter 6. As a result, the signal SH! is delayed by one field and becomes the signal 5H2l. 1 is subtracted from signal SH2 in adder 2.
この加算器2から得られる差の信号S□2 3Nz+を
乗算器8を介して加算器13に加えて信号SH□から減
算して上記信号Sil+を得、この信号5i11をメモ
リ5を通じてフィールドバックするようにしている。ま
た乗算器8からの差の信号SHt SM□8を加算器
14で信号SHIから減算し、この減算出力信号を加算
器3に加えている。The difference signal S□23Nz+ obtained from the adder 2 is added to the adder 13 via the multiplier 8 and subtracted from the signal SH□ to obtain the signal Sil+, and this signal 5i11 is fed back through the memory 5. That's what I do. Further, the difference signal SHtSM□8 from the multiplier 8 is subtracted from the signal SHI by the adder 14, and this subtracted output signal is added to the adder 3.
この第4図の回路においてはバイパスフィルタ10をリ
ミッタ11の前段に設けているが、入力信号S1をリミ
ッタ11で振巾制限した後にバイパスフィルタ10に通
じるようにしてもよい。第5図はその場合の回路構成を
示す本発明の第3の実施例であり、第4図と同一部分に
は同一符号を付してその説明を省略する。In the circuit shown in FIG. 4, the bypass filter 10 is provided before the limiter 11, but the input signal S1 may be passed through the bypass filter 10 after the amplitude is limited by the limiter 11. FIG. 5 shows a third embodiment of the present invention showing the circuit configuration in that case, and the same parts as those in FIG. 4 are given the same reference numerals and their explanation will be omitted.
第5図において、人力信号S1はコンデンサ17、リミ
ッタ11及びバイパスフィルタ10を通過することによ
り、第4図の信号SH□と実質的に等価な信号5)12
となる。また上記リミッタ11を通過した信号、即ちノ
イズを含む低レベルの信号SNを加算器15において信
号S2から減算し、この減算出力をバイパスフィルタ1
6に通じて信号S。を得る。この信号S、+は上記信号
5)12と実質的に等価である。In FIG. 5, the human input signal S1 passes through a capacitor 17, a limiter 11, and a bypass filter 10, thereby producing a signal 5) 12 that is substantially equivalent to the signal SH□ in FIG.
becomes. Further, the signal that has passed through the limiter 11, that is, the low-level signal SN including noise, is subtracted from the signal S2 in the adder 15, and the subtraction output is sent to the bypass filter 1.
Signal S leading to 6. get. This signal S,+ is substantially equivalent to the signal 5)12 described above.
従って、上記信号SH,とローパスフィルタ12から得
られる信号SLと加算器13から得られる信号とを加算
器3で加算することにより、出力端子9にノイズの低減
された信号S。を得ることができる。Therefore, by adding the signal SH, the signal SL obtained from the low-pass filter 12, and the signal obtained from the adder 13 in the adder 3, a signal S with reduced noise is delivered to the output terminal 9. can be obtained.
本実施例においては、リミッタ11をバイパスフィルタ
10.16の前段に設けている。このため若しコンデン
サ17が無い場合は、入力信号SIが第3図のV、 、
V、のレベルで制限されてしまうと、上記信号Slのレ
ベルが上記V、 、V2の制限範囲を越えた場合は、そ
の越えた部分に存在するノイズを除去することができな
くなる。In this embodiment, the limiter 11 is provided before the bypass filter 10.16. Therefore, if there is no capacitor 17, the input signal SI will be V, ,
If the level of the signal Sl is limited by the level of V, and if the level of the signal Sl exceeds the limited range of V, , V2, it becomes impossible to remove the noise existing in the area beyond the limit.
このため本実施例においては、コンデンサ17を設けて
、信号Slを交流骨としてリミッタ11に供給すること
により、この信号S1の平均レベルを中心にしてV、
、V、の制限範囲を与えるようにしている。この場合本
実施例においては、リミッタ11の第3図における■1
〜V2の制限範囲を25%(但し白ピークレベルを10
0とした場合)としている。即ち、第3図において、入
力レベルがO(コンデンサ17を通過した入力信号S1
の平均レベル)を中心にして±12.5%の範囲を制限
範囲としている。For this reason, in this embodiment, by providing the capacitor 17 and supplying the signal Sl as an alternating current bone to the limiter 11, V,
, V, is provided. In this case, in this embodiment, ■1 of the limiter 11 in FIG.
~V2 limit range 25% (however, white peak level 10%)
(when set to 0). That is, in FIG. 3, the input level is O (input signal S1 passed through capacitor 17).
The limit range is ±12.5% centered on the average level of
なお、各実施例におけるリミッタ11は第3図の特性に
限定されることなく、第6図又は第7図の特性のものを
用いてもよい。また各実施例においては、フィールドメ
モリ5を用いているが、フレームメモリを用いてもよい
ことは勿論である。Note that the limiter 11 in each embodiment is not limited to the characteristics shown in FIG. 3, and may have the characteristics shown in FIG. 6 or 7. Further, in each embodiment, the field memory 5 is used, but it goes without saying that a frame memory may also be used.
また第1図において、バイパスフィルタ10を乗算器8
と加算器3との間に設けてもよい。In addition, in FIG. 1, the bypass filter 10 is replaced by the multiplier 8.
and the adder 3.
次にバイパスフィルタ10(16)について述べる。Next, the bypass filter 10 (16) will be described.
バイパスフィルタ10を単に抵抗とコンデンサとによる
簡単な構成とした場合は、ノイズが多いとき、例えば入
力電界強度が小さくS/Nが悪いときには、ノイズが横
方向に移動する現象が観察される場合がある。これを改
善するためにフィルタに群遅延特性を持たせて、周波数
に依存せずに遅延時間を等しくするようにすれば、ノイ
ズの上記現象を抑えることができる。この場合のバイパ
スフィルタ10の一例を第8図に示す。When the bypass filter 10 has a simple configuration consisting of a resistor and a capacitor, when there is a lot of noise, for example when the input electric field strength is small and the S/N is poor, a phenomenon in which the noise moves in the lateral direction may be observed. be. In order to improve this, the above noise phenomenon can be suppressed by giving the filter a group delay characteristic and making the delay time equal regardless of the frequency. An example of the bypass filter 10 in this case is shown in FIG.
第8図においては、コンデンサCIと抵抗RIとが並列
に接続されると共に、抵抗R2とコンデンサC2との直
列回路をコンデンサC1に並列に接続している。In FIG. 8, a capacitor CI and a resistor RI are connected in parallel, and a series circuit of a resistor R2 and a capacitor C2 is connected in parallel to a capacitor C1.
また第9図に示すように、バイパスフィルタIO,,1
02を2種類設けてスイッチ18により切換えるように
してもよい。即ち、コンデンサCI+と抵抗R0とによ
り、カットオフ周波数が500kHzのバイパスフィル
タ10.を構成すると共に、コンデンサC+zと抵抗R
,tとにより、カットオフ周波数が15.75 kll
zのバイパスフィルタ10zを構成して、これらのバイ
パスフィルタIO8,102をスイッチ17で選択する
ように成す。Moreover, as shown in FIG. 9, bypass filter IO,,1
Two types of 02 may be provided and switched by the switch 18. That is, the capacitor CI+ and the resistor R0 form a bypass filter 10. with a cutoff frequency of 500kHz. and a capacitor C+z and a resistor R
, t, the cutoff frequency is 15.75 kll
Bypass filter 10z of z is configured such that these bypass filters IO8, 102 are selected by switch 17.
そしてノイズが少ない時は動き成分を消さないことを重
点的に考えて、カットオフ周波数を高い周波数である5
00kHzにし、ノイズが多い場合はノイズ除去を重点
的に考えて、動き成分を消してしまう犠牲を払っても、
カットオフ周波数を15.75 kHz程度まで下げて
ノイズ除去した方が見た目によい。切換えは図のように
スイッチ18を設けて手動で行ってもよいし、このスイ
ッチ18を例えばチューナのAGC制御電圧レベル等の
入力電界強度を反映した信号に応じて自動的に切換える
ようにしてもよい。Then, when there is little noise, the cutoff frequency is set to a high frequency of 5, focusing on not erasing the motion component.
00kHz, and if there is a lot of noise, focus on noise removal, even if it comes at the cost of erasing the motion component.
It looks better to lower the cutoff frequency to about 15.75 kHz and remove noise. The switching may be performed manually by providing a switch 18 as shown in the figure, or the switch 18 may be automatically switched in response to a signal reflecting the input electric field strength, such as the AGC control voltage level of the tuner. good.
またバイパスフィルタ10を第10図のようにコンデン
サC1と可変抵抗R3とで構成してカットオフ周波数を
連続的に変えるようにしてもよい。Alternatively, the bypass filter 10 may be constructed of a capacitor C1 and a variable resistor R3, as shown in FIG. 10, to continuously change the cutoff frequency.
この可変抵抗R3は手動で制御してもよいし、上記AG
C電圧に応じてカットオフ周波を500kH2→15.
75 kllzの間で自動的に制御してもよい。This variable resistor R3 may be controlled manually, or the AG
Depending on the C voltage, the cutoff frequency was changed from 500kHz to 15.
It may be automatically controlled between 75 kllz.
またローパスフィルタ12のカットオフ周波数をノイズ
に応じて変えるようにしてもよい。また、入力電界強度
の検出は上記AGC電圧を利用する以外に例えば同期信
号中のノイズレベルを検出してもよい。Furthermore, the cutoff frequency of the low-pass filter 12 may be changed depending on the noise. In addition to using the AGC voltage described above, the input electric field strength may be detected by detecting the noise level in the synchronization signal, for example.
本発明によれば、従来のノイズ低減回路において用いら
れていた動き検出回路を省略することができると共に、
画面の精細度が劣化することがない。しかもフィールド
メモリ又はフレームメモリとして特に大容量のものを用
いる必要がなく、さらに動き検出回路を省略することが
できる。According to the present invention, the motion detection circuit used in the conventional noise reduction circuit can be omitted, and
Screen definition does not deteriorate. Furthermore, there is no need to use a particularly large-capacity field memory or frame memory, and furthermore, a motion detection circuit can be omitted.
第1図は本発明の実施例を示すブロック図、第2図は第
1図の各部の信号波形図、第3図は第1図のリミッタの
特性図、第4図は本発明の第2の実施例を示すブロック
、第5図は本発明の第3の実施例を示すブロック図、第
6図及び第7図はリミッタの他の特性図、第8〜10図
はバイパスフィルタの実施例を示す回路図、第11図及
び第12図、は従来のノイズ低減回路のブロック図であ
る。
なお図面に用いた符号において、
3−・−−−−一・−・−・−・加算器5・−・−・−
一−−−−−−−−−フィールドメモリ10−・−一−
−−−−−−バイパスフィルタ11−・−・−・−・・
−リミッタ
12・−・−・−・−ローパスフィルタである。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a signal waveform diagram of each part in FIG. 1, FIG. 3 is a characteristic diagram of the limiter in FIG. 1, and FIG. FIG. 5 is a block diagram showing the third embodiment of the present invention, FIGS. 6 and 7 are other characteristic diagrams of the limiter, and FIGS. 8 to 10 are examples of the bypass filter. 11 and 12 are block diagrams of conventional noise reduction circuits. In addition, in the symbols used in the drawings, 3-・----1・−・−・−・Adder 5・−・−・−
1---------Field memory 10-・-1-
−−−−−Bypass filter 11−・−・−・−・・
-Limiter 12--------This is a low pass filter.
Claims (1)
れる信号に関して1フィールド差又は1フレーム差の信
号を検出し、 上記1フィールド差又は1フレーム差の信号と上記映像
信号をローパスフィルタに通じて得られる信号とを加算
するようにしたことを特徴とするノイズ低減回路。[Claims] A signal with a one field difference or one frame difference is detected with respect to the signal obtained by passing the video signal through a bypass filter and a limiter, and the signal with the one field difference or one frame difference and the video signal are passed through a low-pass filter. A noise reduction circuit characterized in that the noise reduction circuit adds the signals obtained through the noise reduction circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111749A JPS63276978A (en) | 1987-05-08 | 1987-05-08 | Noise reduction circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62111749A JPS63276978A (en) | 1987-05-08 | 1987-05-08 | Noise reduction circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63276978A true JPS63276978A (en) | 1988-11-15 |
Family
ID=14569211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62111749A Pending JPS63276978A (en) | 1987-05-08 | 1987-05-08 | Noise reduction circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63276978A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4961113A (en) * | 1987-03-19 | 1990-10-02 | Sony Corporation | Noise reduction circuit |
-
1987
- 1987-05-08 JP JP62111749A patent/JPS63276978A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4961113A (en) * | 1987-03-19 | 1990-10-02 | Sony Corporation | Noise reduction circuit |
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