JPS63266925A - Phase locked loop circuit - Google Patents
Phase locked loop circuitInfo
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- JPS63266925A JPS63266925A JP62101654A JP10165487A JPS63266925A JP S63266925 A JPS63266925 A JP S63266925A JP 62101654 A JP62101654 A JP 62101654A JP 10165487 A JP10165487 A JP 10165487A JP S63266925 A JPS63266925 A JP S63266925A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相同期ループ回路（以下、ＰＬＬ回路とい
う、）に用いる電圧制御形光振器の入力電圧のオフセッ
ト調整手段に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to means for adjusting the offset of the input voltage of a voltage-controlled optical oscillator used in a phase-locked loop circuit (hereinafter referred to as a PLL circuit).
本発明は、位相同期ループ回路の電圧制御形光振器の入
力電圧のオフセットを調整する手段において、
位相比較器の出力をスイッチングするトランジスタの制
御入力波形のデユーティ比と出力波形のデユーティ比の
相異に基づくオフセットを可変抵抗器で調整することに
より、
調整手段として増幅器を用いる場合に比べて、回路規模
を小さくすることができるようにしたものである。The present invention provides means for adjusting the offset of the input voltage of a voltage-controlled optical oscillator of a phase-locked loop circuit, in which the duty ratio of a control input waveform of a transistor that switches the output of a phase comparator and the duty ratio of an output waveform are different. By adjusting the offset based on the difference using a variable resistor, the circuit scale can be made smaller than when an amplifier is used as the adjustment means.
従来この種の回路は、第３図に示すように、ＰＬＬ回路
のループ中の低域ろ波器７の前段に演算増幅器などを含
むオフセット調整回路１０が挿入されていた。Conventionally, in this type of circuit, as shown in FIG. 3, an offset adjustment circuit 10 including an operational amplifier or the like has been inserted before the low-pass filter 7 in the loop of the PLL circuit.
このような従来の回路はオフセット調整回路として演算
増幅器などを必要とするので、回路規模が大きくなる欠
点がある。Since such a conventional circuit requires an operational amplifier or the like as an offset adjustment circuit, it has the disadvantage of increasing the circuit scale.
本発明はこのような欠点を除去するもので、簡単な構成
の回路で電圧制御形光振器のオフセット調整が行える手
段を備えた位相同期ループ回路を提供することを目的と
する。The present invention aims to eliminate such drawbacks and provides a phase-locked loop circuit having means for adjusting the offset of a voltage-controlled optical oscillator using a circuit with a simple configuration.
本発明は、位相比較器と、この位相比較器の出力が接続
されたトランジスタと、このトランジスタの出力信号の
通路に接続された第一ダイオードと、上記出力信号の通
路に接続された第二ダイオードと、上記出力信号が入力
に接続された低域ろ波器とを備えた位相同期ループ回路
において、上記第一ダイオードの他方の電極と上記第二
ダイオードの一方の電極との間の経路に挿入された抵抗
器を備え、この抵抗器の抵抗値を可変に分割する点と共
通電位とが接続されたことを特徴とする。The present invention includes a phase comparator, a transistor connected to the output of the phase comparator, a first diode connected to the output signal path of the transistor, and a second diode connected to the output signal path. and a low-pass filter to which the output signal is connected, the phase-locked loop circuit is inserted into a path between the other electrode of the first diode and one electrode of the second diode. The resistor is characterized in that a point that variably divides the resistance value of the resistor is connected to a common potential.
〔作用〕
低域ろ波器の電圧波形の電圧値を■１およびＶｔとし、
第一ダイオードおよび第二ダイオードの順方向降下電圧
をｖＦとし、第三抵抗器の抵抗値をＲとし、第一ダイオ
ードを通過する電流を■２とし、第二ダイオードを通過
する電流を■、とすると、第一ダイオードと第三抵抗器
との間の抵抗値ｑＲを決定するｑの値が
を満足するときに、オフセット電圧の値はＯになる。[Operation] Let the voltage values of the voltage waveform of the low-pass filter be ■1 and Vt,
Let the forward voltage drop of the first diode and the second diode be vF, the resistance value of the third resistor be R, the current passing through the first diode be ■2, and the current passing through the second diode be ■. Then, when the value of q that determines the resistance value qR between the first diode and the third resistor satisfies q, the value of the offset voltage becomes O.
以下、本発明の一実施例を図面に基づき説明する。 Hereinafter, one embodiment of the present invention will be described based on the drawings.
第１図はこの実施例の構成を示す回路接続図である。入
力端子５１と位相比較器１の一方の入力に接続され、位
相比較器ｌの出力はトランジスタ２のベースに接続され
、トランジスタ２のエミッタは電源＋ＶＣＣに接続され
、トランジスタ２のコレクタは抵抗３と抵抗４とを介し
て電源−ｖｏに接続される。抵抗３と抵抗４との接続点
はダイオード５のカソード、ダイオード６のアノードお
よび低域ろ波器７の入力に接続される。ダイオード５の
アノードとダイオード６のカソードとは可変抵抗器９の
両端子に接続され、可変抵抗器９の摺動子は接地される
。低域ろ波器７の出力は電圧制御形光振器８の入力に接
続され、電圧制御形光振器８の出力は位相比較器ｌの他
方の入力に接続されると共に出力端子５２に接続される
。FIG. 1 is a circuit connection diagram showing the configuration of this embodiment. The output of the phase comparator l is connected to the base of the transistor 2, the emitter of the transistor 2 is connected to the power supply +VCC, and the collector of the transistor 2 is connected to the resistor 3. It is connected to the power supply -vo via a resistor 4. The connection point between the resistor 3 and the resistor 4 is connected to the cathode of the diode 5, the anode of the diode 6, and the input of the low-pass filter 7. The anode of diode 5 and the cathode of diode 6 are connected to both terminals of variable resistor 9, and the slider of variable resistor 9 is grounded. The output of the low-pass filter 7 is connected to the input of the voltage-controlled optical oscillator 8, and the output of the voltage-controlled optical oscillator 8 is connected to the other input of the phase comparator l and to the output terminal 52. be done.
次に、第２図に示す各部の信号波形および第１図を参照
して回路動作を説明する。トランジスタ２のベースには
電圧波形ａが印加される。ここで、位相比較器ｌの二つ
の入力信号の位相差の情報は電圧波形ａの＋ＶＣＣであ
る時間幅と０〔ｖ〕である時間幅の比（デユーティ比）
に現れる。すなわち、入力端子５１から入力する入力ク
ロックの周波数が電圧制御形光振器８の自走周波数（電
圧制御形光振器の入力電圧が０〔ｖ〕のときの発振周波
数）に等しいときに、この電圧波形ａのデユーティ比は
０．５になる。トランジスタ２はスイッチング動作を行
い、低域ろ波器７の入力にはダイオード５とダイオード
６とでスライスされた電圧波形ｅが印加される。すなわ
ち、トランジスタ２のベース電圧が０〔ｖ〕のときはト
ランジスタ２は飽和状態になり、トランジスタ２のエミ
ッタからダイオード６を通して電流Ｉ２が流れ、また、
トランジスタ２のベース電圧が＋ＶＣＣのときにはトラ
ンジスタ２は遮断状態になり、ダイオード５から抵抗４
を通して電流■３が流れる。電圧制御形光振器８の入力
には、低域ろ波器７の遮断周波数が十分低いならば、低
域ろ波器７を通過した成分である電圧波形ｅの直流成分
とみなせる電圧が印加 ゛される。電圧制御形光
振器８の出力が位相比較器ｌの一方の入力にフィードバ
ックされ、負帰還が行われる。Next, the circuit operation will be explained with reference to the signal waveforms of each part shown in FIG. 2 and FIG. 1. A voltage waveform a is applied to the base of the transistor 2. Here, the information on the phase difference between the two input signals of the phase comparator l is the ratio (duty ratio) of the time width at +VCC and the time width at 0 [v] of voltage waveform a.
appears in That is, when the frequency of the input clock input from the input terminal 51 is equal to the free-running frequency of the voltage-controlled optical oscillator 8 (the oscillation frequency when the input voltage of the voltage-controlled optical oscillator is 0 [V]), The duty ratio of this voltage waveform a is 0.5. The transistor 2 performs a switching operation, and a voltage waveform e sliced by the diode 5 and the diode 6 is applied to the input of the low-pass filter 7. That is, when the base voltage of transistor 2 is 0 [V], transistor 2 is in a saturated state, current I2 flows from the emitter of transistor 2 through diode 6, and
When the base voltage of the transistor 2 is +VCC, the transistor 2 is cut off, and the resistor 4 is connected from the diode 5.
Current ■3 flows through it. If the cutoff frequency of the low-pass filter 7 is sufficiently low, a voltage that can be regarded as the DC component of the voltage waveform e that has passed through the low-pass filter 7 is applied to the input of the voltage-controlled optical oscillator 8. It will be done. The output of the voltage-controlled optical oscillator 8 is fed back to one input of the phase comparator 1 for negative feedback.
さて、入力クロック周波数が電圧制御形光振器８の自走
周波数に等しい場合に、トランジスタ２のベースにはデ
ユーティ比０．５の電圧波形が印加される。しかし、ト
ランジスタ２が遮断状態から飽和状態に変化する特性と
飽和状態から遮断状態に変化する特性とは一般的には異
なるので、トランジスタ２のコレクタ電流波形のデユー
ティ比はトランジスタ２のベース電圧波形のデユーティ
比とは異なり、トランジスタ２のコレクタ電流波形のデ
ユーティ比をｋとすると、ダイオード６の電流波形Ｃの
デユーティ比、ダイオード５の電流波形ｄのデユーティ
比および低域ろ波器７の入力電圧波形ｅのデユーティ比
もｋになる。可変抵抗器９の摺動子とダイオード６のカ
ソードと間の抵抗値をｑ−Ｒ（Ω〕とし、可変抵抗器９
の摺動子とダイオード５のアノードと間の抵抗値を（１
−ｑ）・Ｒ〔Ω〕とすると、電圧波形ｅの電圧Ｖ、およ
びｖ２は次式で与えられる。Now, when the input clock frequency is equal to the free-running frequency of the voltage-controlled optical oscillator 8, a voltage waveform with a duty ratio of 0.5 is applied to the base of the transistor 2. However, since the characteristics of transistor 2 changing from a cut-off state to a saturated state and the characteristics of a change from a saturated state to a cut-off state are generally different, the duty ratio of the collector current waveform of transistor 2 is different from that of the base voltage waveform of transistor 2. Different from the duty ratio, if the duty ratio of the collector current waveform of the transistor 2 is k, then the duty ratio of the current waveform C of the diode 6, the duty ratio of the current waveform d of the diode 5, and the input voltage waveform of the low-pass filter 7 The duty ratio of e also becomes k. Let the resistance value between the slider of the variable resistor 9 and the cathode of the diode 6 be q-R (Ω), and the variable resistor 9
The resistance value between the slider and the anode of diode 5 is (1
-q)·R[Ω], the voltage V of the voltage waveform e and v2 are given by the following equation.
Ｖ、 ＝ Ｖ、 ＋ ｑ ＲＩ 、
−（ｔ）Ｖｚ ＝ＶＦ ＋ （１ｑ） ＲＩｓ
・−＝４２）ただし、ＶＦはダイオード５および６
の順方向降下電圧。V, = V, + q RI,
−(t)Vz =VF + (1q) RIs
・-=42) However, VF is the diode 5 and 6
forward voltage drop.
したがって、電圧波形ｅの直流成分■。。は次式％式％
式（３）より
を満足するように可変抵抗器９を調整すれば、オフセッ
ト電圧の値は０になる。Therefore, the DC component ■ of the voltage waveform e. . If the variable resistor 9 is adjusted to satisfy the following formula (%), the value of the offset voltage becomes 0.
本発明は、以上説明したように、位相同期ループ回路で
従来用いていたオフセット調整用の増幅器の代わりに可
変抵抗器でオフセント調整ができるので、回路規模を小
さく抑えることができる効果がある。As explained above, the present invention has the advantage that the circuit scale can be kept small because offset adjustment can be performed using a variable resistor instead of the offset adjustment amplifier conventionally used in a phase-locked loop circuit.
第１図は本発明実施例の構成を示す回路接続図。
第２図は本発明実施例の動作を示す波形図。
第３図は従来例の構成を示す回路接続図。
１・・・位相比較器、２・・・トランジスタ、３．４・
・・抵抗器、５．６・・・ダイオード、７・・・低域ろ
波器、８・・・電圧制御形見振器、９・・・可変抵抗器
、１０・・・オフセット調整回路、１１・・・オフセッ
ト調整用可変電圧源、５１・・・入力端子、５２・・・
出力端子。
特許出願人 日本電気株式会社７
代理人 弁理士 井 出 直 孝
実施例の構成
第１図
実施例の動作
第２図
従来例の構成
第３図FIG. 1 is a circuit connection diagram showing the configuration of an embodiment of the present invention. FIG. 2 is a waveform diagram showing the operation of the embodiment of the present invention. FIG. 3 is a circuit connection diagram showing the configuration of a conventional example. 1... Phase comparator, 2... Transistor, 3.4.
... Resistor, 5.6... Diode, 7... Low-pass filter, 8... Voltage control vibrator, 9... Variable resistor, 10... Offset adjustment circuit, 11 ...Variable voltage source for offset adjustment, 51...Input terminal, 52...
Output terminal. Patent Applicant: NEC Corporation 7 Agent: Patent Attorney Naotaka IdeStructure of the Embodiment Fig. 1 Operation of the Embodiment Fig. 2 Structure of the Conventional Example Fig. 3
Claims (1)
イオードと、 上記出力信号の通路に接続された第二ダイオードと、 上記出力信号が入力に接続された低域ろ波器とを備えた
位相同期ループ回路において、 上記第一ダイオードの他方の電極と上記第二ダイオード
の一方の電極との間の経路に挿入された抵抗器を備え、 この抵抗器の抵抗値を可変に分割する点と共通電位とが
接続された ことを特徴とする位相同期ループ回路。(1) a phase comparator; a transistor to which the output of the phase comparator is connected; a first diode connected to the output signal path of the transistor; and a second diode connected to the output signal path. , in a phase-locked loop circuit comprising a low-pass filter to which the output signal is connected to the input, the circuit is inserted into a path between the other electrode of the first diode and one electrode of the second diode. What is claimed is: 1. A phase-locked loop circuit comprising: a resistor; a point that variably divides the resistance value of the resistor is connected to a common potential;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101654A JPS63266925A (en) | 1987-04-23 | 1987-04-23 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62101654A JPS63266925A (en) | 1987-04-23 | 1987-04-23 | Phase locked loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266925A true JPS63266925A (en) | 1988-11-04 |
Family
ID=14306370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101654A Pending JPS63266925A (en) | 1987-04-23 | 1987-04-23 | Phase locked loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266925A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04507333A (en) * | 1989-07-24 | 1992-12-17 | モトローラ・インコーポレイテッド | phase detector |
-
1987
- 1987-04-23 JP JP62101654A patent/JPS63266925A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04507333A (en) * | 1989-07-24 | 1992-12-17 | モトローラ・インコーポレイテッド | phase detector |
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