JPS63225865A - ベクトル命令発信制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点問題点を解
決するための手段 作用 実施例 発明の効果 〔概要〕 ベクトルデータ処理装置の命令管理部において、ベクト
ル長（ＶＬ）変更時の、無駄なレジスタ干渉チェックを
省く為に、ベクトル長（ＶＬ）変更時のレジスタ干渉チ
ェックは、ベクトル長（ＶＬ）変更以前の終了していな
い全てのベクトル命令と、ベクトル長（ＶＬ）変更直後
のベクトル命令とのレジスタ干渉のチェックを行えば事
足りることに着目して、該命令管理部の各命令管理パイ
プラインの各ステージ毎に、ベクトル長変更フラグを゛
オン゛にする論理回路と、該ベクトル長変更フラグを参
照してレジスタ干渉チェックをする回路とを設けること
により、該ベクトル長変更フラグの°オン゛に先行して
いる全てのベクトル命令と、該フラグが゛オン゛になつ
た直後のベクトル命令とのレジスタ干渉チェックのみを
行い、該レジスタ干渉チェック結果に基づいて、ベクト
ル命令の発信制御を行うようにしたものである。

（産業上の利用分野〕 本発明は、科学技術用のベクトルデータ処理装置におけ
るベクトル命令発信制御方式に係り、特に、ベクトル長
を変更した時の、その前後のベクトル命令の発信制御方
式に関する。

最近のベクトルデータ処理装置の普及に伴い、各種の分
野で、該ベクトルデータ処理装置が利用されるようにな
っているが、従来は流体力学等、比較的にベクトル長の
変更が少ない分野での利用が多かった。

然して、最近のベクトルデータ処理装置の処理能力の向
上による利用分野の拡大化に伴い、構造解析１粒子シミ
ュレーション（モンテカルロ法による）等の分野にも利
用されるようになってきたが、この場合、部分的な構造
の解析９部分的な粒子シミニレ−シラン等を行う場合が
あり、取り扱われるベクトルデータ長を変化させ・るこ
とが多くなるようになってきた。

一般に、ベクトルデータ処理装置においては、命令管理
部の命令発信レジスタにベクトル命令が入力されると、
該ベクトル命令をできる限り効率良く、複数個の各ベク
トル命令処理部に対応して設けられている該命令管理パ
イプラインの最初のステージレジスタに送出することが
要求されるが、上記命令発信レジスタに入力されたベク
トル命令と、各命令管理パイプラインの各ステージレジ
スタでのベクトル命令間にレジスタ干渉があると、該命
令発信レジスタに設定されているベクトル命令は、レジ
スタ干渉を起こさないように、各ベクトル命令処理部に
対応した上記命令管理パイプラインに発信する制御が必
要となる。

上記ベクトルレジスタ干渉チェックにおいては、本来、
レジスタ番号の全ビットのチェックを行うべき所を、ベ
クトル長に変更があった場合の制御の容易性等から、ベ
クトル長に応じて特定のランクを設け、該ランク単位で
レジスタ干渉チェックが行われる。

従って、処理するベクトルデータのエレメント数（ベク
トル長）に変更があると、命令発信レジスタに入力され
た後続するベクトル命令と、先行しているベクトル命令
のレジスタ番号の全ビットのチェックができないことか
ら、全ての上記命令管理パイプラインの全ステージにベ
クトル長変更の指示を送出して、上記ランク単位の、レ
ジスタ干渉チェックを行い、レジスタ干渉があった場合
には、該命令発信レジスタ内のベクトル命令は、該レジ
スタ干渉のあった先行ベクトル命令の実行が終了する迄
発信させない制御を行っていた。

然しなから、前述のように、ベクトル長が変更されるケ
ースが多くなると、このような制御方式をとるベクトル
データ処理装置では、処理速度上の損失が大きくなる為
、かかるベクトルデータ処理方式でも、処理速度に大き
な損失が生じないベクトル命令発信制御方式が必要とさ
れるようになってきた。

〔従来の技術と発明が解決しようとする問題点〕第４図
は一般的なベクトルデータ処理装置の概略の構成例を示
した図である。

−ｉに、高速計算機の分野では、１つの命令で多数のデ
ータを処理することが行われる。この多数のデータの集
合をベクトルデータと呼び、それぞれのデータをエレメ
ントと呼んでいる。

これらのべ、クトルデータは、演算処理の高速化の為に
、アクセスパイプライン（ロード処理部）３を介して、
主記憶装置（ＭＳ）　１から一部ベクトルレジスタ５に
移し、該ベクトルレジスタ５と演算装置４との間で高速
に処理される。

ベクトルレジスタ５と主記憶装Ｗ（ＭＳ）　１との間の
データ転送は、前述のように、主記憶制御装置２、ロー
ド処理部、ストア処理部３を介して行われる。

演算装置４．及びベクトルレジスタ５は並列処理を可能
にする為、必要に応じて複数組設けられている。

ベクトル命令は、例えば、図示していないスカラーデー
タ処理装置からフェッチされ、デコーダ７でデコードさ
れてから、命令制御装置（当該制御装置の主体は命令管
理部であるので、以降命令管理部と呼ぶ）６において制
御の為の該当パイプラインに対する起動信号に変換され
る。

次に、ベクトル演算命令の実行動作について概説する。

ベクトル演算命令の例として、ベクトル加算命令（ＶＡ
ＤＤ）　、及びベクトル乗算命令（ＶＭＬＴ）を考える
。

先ず、ベクトル加算命令（ＶＡＤＤ）の場合、命令形態
は、 ＶＡＤＤ　　ＶＲＩ、ＶＲ２，ＶＲ３ で表される。

これは、ベクトルレジスタＶｌ？２の各エレメントの値
に、ベクトルレジスタＶＲ３の対応するエレメントの値
を加え、結果をベクトルレジスタＶＲＩの対応するエレ
メントに格納することを示している。

即ち、 ＶＲ２＋　ＶＲ３＝ＯＶＲ１ となる。

ベクトル乗算命令（ＶＭＬＴ）の場合は、ＶＭＵｒ　　
ＶＲＩ、ＶＲ２，ＶＩ？３で表され、ベクトルレジスタ
ＶＲ２の各エレメントの値と、ベクトルレジスタＶＲ３
の対応するエレメントの値が乗算され、結果をベクトル
レジスタＶＲ１の対応するエレメントに格納する。即ち
、ＶＲ２＊　ＶＲ３−ＯＶＲＩ となる。

上記の演算において、ベクトルレジスタ５は、ベクトル
データの各エレメントと、１対１で対応付けられるよう
にアドレスをもっている。１つのベクトルデータの各エ
レメントは、連続アドレスのベクトルレジスタ５に格納
される。

ベクトル命令は、このベクトルレジスタ５の中の先頭エ
レメントに対応するレジスタのアドレスを指定すること
により、オペランドの格納場所を指定する。

該指定された先頭エレメントのアドレスから、どこ迄が
１つのベクトルデータに属するエレメントのアドレスで
あるかを知る為に、予め、ベクトル長（ＶＬ）を、ベク
トル長変更命令（ＶＬＶＬ命令）によって、図示してい
ない特定のベクトル長制御レジスタに格納しておく。こ
のベクトル長（ｖＬ）の値は、１つのベクトルデータが
専有する連続するアドレスの数、即ち、エレメント数を
表す。

ここで、ベクトル長（以下、ＶＬと云う）の値と、ベク
トルレジスタのアドレス指定との間には、一定の規約が
設けられる。この規約はＶＬの値を、その大きさによっ
て、複数個のランクに分け、各ランクに対して、ベクト
ルレジスタ内の指定可能なアドレスの位置を一定の範囲
に制限するものである。

上記ＶＬＯ値毎に、ベクトルレジスタ５内の領域はユニ
ットに分割される。それにより、異なるＶＬのベクトル
データが混在していても、該ベクトルレジスタ５の利用
効率の低下が防がれると共に、制御も容易となる。

第５図はベクトル長（ＶＬ）と、ベクトルレジスタアド
レス指定との間の規約を説明する図であって、上記規約
の１具体例を示す表である。

ここでは、１つのベクトルレジスタを構成するレジスタ
の個数を２５６とし、又そのアドレスを８ビツトで指定
する。上位ランクに行く程、アドレスの下位桁は０゛で
固定され、ＩＸＩマークで示す上位桁で指定可能な、飛
び飛びのアドレス位置のみのアドレス指定に制限される
ことが分かる。

この場合の規約は、任意のＶＬを持つベクトルデータに
ついて、その先頭アドレスとして、ベクトル命令が指定
できるアドレスは、該ベクトル命令が扱うＶＬが含まれ
るランク（０〜５）の最大のＶＬ値（アンダーラインで
示す）の整数倍に制限すると云うものである。

上記ベクトル命令の実行は、パイプライン方式％式％ 第６図はベクトル加算命令（ＶＡＤＤ）の処理過程を図
式的に示した図である。横方向は該加算対象のベクトル
データを読み出す時間を示し、結果的にはＶＬを示して
おり、縦方向は該加算命令の処理段階を示している。パ
イプライン方式で処理される処理過程はこのような形で
示される。

前述のように、一般に、高速計算機では、複数個の演算
袋Ｗ、４を用いて、該ベクトル命令の並列処理が行われ
る。然し、例えば、上記ベクトル加算命令（ＶＡＤＤ）
と、ベクトル乗算命令（ＶＭＬＴ）とが連続している場
合であって、然も、ベクトル加算命令（ＶＡＤＤ）と、
ベクトル乗算命令（ＶＭＬＴ）とが、それぞれ使用する
ベクトルレジスタ５に同じものが含まれていたとき（即
ち、レジスタ干渉があったとき）は、該ベクトル命令の
演算順序を保証する為に、該並列処理の程度を制限する
ことが行われている。

第７図はベクトル命令の処理順序の保証例を示した図で
ある。

本図の（ａ）は、先行しているベクトル加算命令（以下
、ＶＡＤＤと云う）の演算結果を格納するベクトルレジ
スタＶＲＩと、並列処理しようとしている次のベクトル
乗算命令（以下、ＶＭＬＴと云う）の演算結果を格納す
るベクトルレジスタＶＲＩとが同じアドレスを指定して
いた場合を示している。

この場合、ＶＡＤＤの１サイクル（１τ）以上後に、Ｖ
ＭＬＴを実行するようにして、図示の如（並列処理を行
うことにより、該ＶＡＤＤの第１エレメントの加算結果
のベクトルレジスタＶＲＩへの格納後１τを経て、ＶＭ
ＬＴの第１エレメントの乗算結果のベクトルレジスタＶ
ＲＩへの格納が行われる。

従ッテ、ＶＡＤＤ（７）　ＶＲＩ領域がＶＭＬＴのＶＲ
Ｉ領域に重複している部分に書き込まれたＶＡＤＤの加
算結果はＶＭＬＴの乗算結果によって書き直され正しい
値が得られる。

本図（７）　（ｂ）は、ＶＡＤＤノＶＲＩと、　ＶＭＬ
ＴのＶＨ２，或いはＶＨ２とが等しいけれど、並列処理
が可能な事例を示している。

この場合には、ＶＡＤＤの第１エレメントの加算結果が
ＶＲＩに格納された次のサイクル（１τ後）で、ＶＭＬ
Ｔの実行を開始する。このとき、該ＶＭＬＴは、ＶＡＤ
Ｄの加算結果（ＶＲＩ）をオペランドの１つ（ＶＨ２，
又はＶＨ２）として使用し乗算を行うが、並列処理によ
っても、ＶＡＤＤからＶＭＬＴへの各エレメントの受は
渡しのレベルでは、正しい順序関係が維持されているの
で、データの破壊や、誤り処理が生じることはない。

第８図は、ベクトル長が変更されたときの後続命令の処
理を説明する図であり、（イ）は概念図を示し、（ロ）
は後続命令の発信制御処理を説明する図である。

今、（イ）図に示した如＜、ＶＬが大から小に変更され
たときの後続命令の処理を考える。

ＶＬ変変更以前ノックトル命令ＶＬＤ、　ＶＭＳＤ、　
ＶＡＳＤ）と。

ＶＬＬ更後のベクトル命令との間にレジスタ干渉が生じ
た場合、（イ）図中の（ａ）迄後続命令の発信を遅らせ
、該レジスタ干渉がない場合には、図中の（ｂ）の位置
で該後続命令を発信させる。

このような制御を行う必要性を（ロ）図によって説明す
る。

該（ロ）図においては、ＶＬ大のベクトル命令と。

ＶＬ小のベクトル命令が、ベクトルレジスタのアドレス
°０１００１０００’　で、ライト−リード干渉が生じ
ている。

この場合、論理的には、（ａ）図で示した位置（具体的
には、１τずれた位置）で、ＶＬ小の後続命令を発信で
きるが、前述のように、ＶＬ大では、ベクトルレジスタ
のアドレスを、例えば、上位３ビツト　（ランク５）で
定義している為、（ｂ）図のメモリマツプで示したよう
に、下位の５ビツトを認識できない。

従って、ＶＬ小の命令が、上位３ビツトでレジスタ干渉
を起こしていることが認識できても、それがＶＬ大の命
令が扱っているベクトルデータのどの位置（（ロ）図の
（ｂ）で、斜線で示した位置）かを判別できないので、
結局ＶＬ大の命令が終了してから、ｔＫ　ｙ　（、小の
命令を発信させる必要がある。

第９図は、ＶＬ変更フラグの有効期間を説明する図であ
る。

一般に、ＶＬ変更時には、ＶＬ変更以前の未だ終了して
いない全てのベクトル命令と、　ＶＬ変更直後のベクト
ル命令とのレジスタ干渉をチェックする必要があり、従
来は、制御の容易性を考えて、本図の一点鎖線で示すよ
うに、特定のステージでＶＬ変更を検出すると、全ての
ＶＬ変更フラグの論理和をとって、全ての命令管理パイ
プラインの全ステージに分配するようにし、該変更フラ
グが“オン゛であると、後続のベクトル命令間にレジス
タ干渉があった場合には、必ず上記のように（即ち、本
図の（ａ）で示したように）、先行命令が終了してから
後続命令を発信させる制御を行っていた。

第１０図は、従来の命令管理部の構成例を示した図であ
る。

従来方式においては、命令発信制御部６１において、命
令発信レジスタ６２ａに、ヘクトル長変更命令（ＶＬＶ
Ｌ命令）が設定されていることをデコーダ６７を介して
認識すると、該認識信号（ＶＬＣ）により、直前のベク
トル命令に対応して設けられている命令管理パイプライ
ン（６２ｂ、　６２ｃ）の最初の実行ステージレジスタ
、例えば、６２ｂのＶＬ変更フラグ６４ｂを′オン”　
とすることにより、論理和回路６６を介して、全てのパ
イプラインの全ステージに対して該ＶＬ変更信号が分配
され、該全ステージのＶＬ変更フラグを゛オン°（前述
の、第９図の一点鎖線参照）とするようにしていた。

これは、前述のように、ＶＬ変更時には、■し変更以前
の終了していない全てのベクトル命令と、　ＶＬ変更直
後のベクトル命令とのレジスタ干渉チェックを、できる
限り簡単な論理で行う為である。

従って、従来方式においては、第９図の一点鎖線で示し
たように、ＶＬを変更する信号が命令発信制御部６１か
ら発信された後に投入される全てのベクトル命令に影響
が及び、本来ＶＬ変更時の上記ベクトル干渉制御を行う
必要のないベクトル命令当該ベクトルデータ処理装置の
処理能力を著しく低下させると云う問題があった。

第１１図は、従来の問題点を説明する図である。

本図（ａ）に示すように、ＶＬが大から小に変更され、
且つ、ＶＬ小のベクトル命令（ＶＡＤ、　ＶＭＤ）との
間にレジスタ干渉が生じた場合、従来方式では、ＶＬ変
更後のベクトル命令（ＶＡＤ、ＶＭＤ）にも、全ステー
ジに対して、そのＶＬ変更フラグが゛オン′に設定され
てしまう為、ベクトル命令（ＶＡＤ）が終了する迄、後
続のベクトル命令（ＶＭＤ）の発信が待たされてしまい
、（ｂ）図に示すような、該ベクトル命令（ＶＡＤ、　
ＶＭＤ）の並列処理ができなくなると云う問題があった
。

本発明は上記従来の欠点に鑑み、ベクトルデータ処理装
置において、ＶＬ変更時には、該ＶＬ変更以前の未だ終
了していない全てのベクトル命令と。

ＶＬ変更直後のベクトル命令とのレジスタ干渉チェック
を行えば良いことに着目し、ＶＬ変更信号が生成された
時、該ＶＬ変更以前の未だ終了していない全てのベクト
ル命令と、　Ｖｌ、変更直後のベクトル命令に対しての
み、ＶＬ変更フラグを゛オン゛　とする制御を簡単な論
理で行い、ＶＬ変更時のレジスタ干渉チェックによる処
理能力の低下を軽減する方法を提供することを目的とす
るものである。

〔問題点を解決するための手段〕

第１図は本発明のベクトル命令発信制御方式の原理構成
図である。

本発明においては、 少なくとも、ベクトルデータを処理し、並列動作を行う
複数個の命令処理部３．４と。

各命令処理部３．４を管理する為の複数個のステージレ
ジスタ（６２ｂ〜６２ｃ）よりなる命令管理パイプライ
ンと５発信待ち命令を保持する命令発信レジスタ６２ａ
と、該命令発信レジスタ６２ａと各ステージレジスタ（
６２ｂ〜６２Ｃ）間のレジスタ干渉チェックを、上位ビ
ットに対してのみ行うレジスタ干渉チェック回路６３を
備えた命令管理部６と。

上記ベクトルデータを保持するベクトルレジスタ５とを
備えたベクトルデータ処理装置において、上記命令管理
部６の各パイプラインの各ステージ毎に、ベクトル長を
変更する信号（ｂ）が発信された時、又は該ベクトル長
を変更する信号（ｂ）が発信されていなくても、前段の
ベクトル長変更フラグ（Ｒ）が°オン゛で、上記パイプ
ライン開始信号（ａ）が出力されたときに、°オン゛に
設定するベクトル長変更フラグ（６４ｂ〜６４Ｃ）を設
け、上記命令管理部６の各パイプラインの各ステージ毎
に、上記ベクトル長変更フラグ（６４ｂ〜６４Ｃ）が゛
オン゛で、且つ、該ステージの有効ビット（６５ｂ〜６
５ｃ）が°オン゛のときのみ、上記命令発信レジスタ６
２ａのレジスタ番号と、当該ステージレジスタ（６２ｂ
〜６２ｃ）に設定されているベクトル命令のレジスタ番
号との間のレジスタ干渉を、上記上位ビットに対してチ
ェックし、 該レジスタ干渉のチェック結果に基づいて、上記命令発
信レジスタ６２ａから上記パイプラインの最初のステー
ジレジスタ６２ｂにベクトル命令を発信させるように構
成する。

〔作用〕

即ち、本発明によれば、ベクトルデータ処理装置の命令
管理部において、ベクトル長（ＶＬ）変更時の、無駄な
レジスタ干渉チェックを省（為に、ベクトル長（ＶＬ）
変更時のレジスタ干渉チェックは、ベクトル長（ＶＬ）
変更以前の終了していない全てのベクトル命令と、ベク
トル長（ＶＬ）変更直後のベクトル命令とのレジスタ干
渉のチェックを行えば事足りることに着目して、該命令
管理部の各命令管理パイプラインの各ステージ毎に、ベ
クトル長変更フラグを“オン゛にする論理回路と、該ベ
クトル長変更フラグを参照してレジスタ干渉チェックを
する回路とを設けることにより、該ベクトル長変更フラ
グの°オン°に先行している全てのベクトル命令と、該
フラグが゛オン”になった直後のベクトル命令とのレジ
スタ干渉チェックのみを行い、該レジスタ干渉チェック
結果に基づいて、ベクトル命令の発信制御を行うように
したものであるので、特にベクトル長大からベクトル長
小に変更されたときの後続命令の発信が早（なり、当該
ベクトルデータ処理装置のベクトル長変更時の処理能力
を向上させる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図が本発明のベクトル命令発信制御方式の原
理構成図であり、第２図は本発明のＶＬＬ更フラグの制
御方式を説明する図であり、第３図は本発明の一実施例
をブロック図で示した図であって、第１図、第３図にお
けるＶＬ変変更シラグ ル定回路６８．及び論理積回路６９が本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。

本発明を実施しても、ベクトルデータ処理装置でのベク
トル命令の実行動作、及びレジスタ干渉チェック動作そ
のものは、特に変わることはないので省略し、ここでは
、本発明のＶＬＬ更フラグの設定処理を中心にして、本
発明のベクトル命令発信制御方式を説明する。

先ず、第２図によって、ＶＬＬ更フラグの制御方式を説
明する。

本図は命令管理部６に設けられている命令管理パイプラ
インの、例えば、ＷステージでのＶＬＬ更フラグ６４ｃ
に対する制御例を示している。

本発明は、各命令管理パイプラインの各ステージにおい
て設けられているＶｌ、変更フラグ６４ｃ等に対する設
定パターンが、本図に示す３つのパターンに限られるこ
とに着目して考え出されたものである。

本図において、 （ａ）は、νＬ変更信号（ＶＬ−ＣＨＮＧ）がＷステー
ジの途中で発信された場合で、ＶＬ変更信号（ＶＬ−Ｃ
ＩＮＧ）の発信があり、且つ、Ｗステージの有効ビット
が゛オン゛のとき、該ＷステージのＶＬ変更フラグ６４
ｃを゛オン゛にする。

（ｂ）は、ＶＬ変更の信号（ＶＬ−ＣＨＮＧ）がＷステ
ージ開始直前に発信された場合で、ＶＬ変更の信号（Ｖ
Ｌ−ＣＩＩＮＧ）の発信があり、且つ、Ｗステージのス
タート信号が発信されたとき、該ＷステージのＶＬ変更
フラグ６４ｃを゛オン°　とする。

（ｃ）は、ＶＬ変更の信号（ＶＬ−ＣＩＩＮＧ）がＷス
テージのスタート信号の前に発信された場合で、前段の
、例えば、ＲステージのＶＬ変更フラグが゛オン′で、
且つ該Ｗステージのスタート信号が発信されたときに、
該ＷステージのＶＬ変更フラグ６４ｃを゛オン”　とす
る。

次に、第１図、第３図によって、上記ＶＬ変史フラグ設
定回路６８の動作について説明する。

本図に示したシＬ変更フラグ設定回路６Ｂにおいて、■
で示した論理は、上記第２図の（ａ）のケースに対応し
、Ｗステージの有効ビット６５ｃの信号と、　ＶＬ変更
の信号（ＶＬ−ＣＩＩＮＧ）　ｂとの論理積をとったも
のである。

■で示した論理積は、上記第２図の（ｂ）のケースに対
応し、Ｗステージのスタート信号ａと、　ＶＬ変更の信
号（ＶＬ−Ｃ）ＩＮＧ）　ｂとの論理積をとったもので
ある。

■で示した論理は、上記第２図の（ｃ）のケースに対応
し、Ｗステージのスタート信号ａと、前段のステージ（
本例では、Ｒステージ）のりし変更フラグ（Ｒ）との論
理積をとったものである。

このような論理で設定されたＶＬ変更フラグ６４Ｃと、
各ステージの有効ビット６５ｃとの論理積を、論理積回
路６９ｃでとって、当該Ｗステージのレジスタ干渉チェ
ック回路６３を制御するようにしている為、前述の第９
図の例では、従来方式が一点鎖線で示したように、全ス
テージのＶＬ変更フラグが°オン”に設定されたのに対
して、本発明による論理によって設定される場合は、上
記の論理条件から、ＶＬ変更命令（ＶＬＶＬ命令）が実
行された移行のベクトル命令に対しては、上記の設定論
理が当てはまらない為、二重線で示したステージのみし
か°オン”に設定されないことが分かる。

即ち、ＶＬ変更時には、ＶＬ変更以前の終了していない
全てのベクトル命令と、　ＶＬ変更直後のベクトル命令
に対してのみレジスタ干渉のチェックが行われることに
なる。

上記ＶＬ変更時のレジスタ干渉チェック動作を、前述の
第１１図を参照しながら、更に詳細に説明する。

ＶＬが大から小に変更された場合、従来では、第１１図
（ａ）に示したように、νＬ変更後のベクトル命令（Ｖ
ＡＤ、　ＶＭＤ）に対しても、ＶＬ変更フラグが“オン
“　となるので、若し、該ベクトル命令ＶＡＤ、ＶＭＤ
間でレジスタ干渉があると、ベクトル命令ＶＡＤが終了
する迄、ベクトル命令ＶＭＤの発信は待たされるていた
。

然し、本発明を適用した場合には、第１１図（ｂ）に示
したように、ＶＬ変更前のベクトル命令ＶＳＴに対して
は、第２図の（ａ）　、　（ｂ）　、　（ｃ）の何れか
の論理条件に当てはまる為、ＶＬ変更フラグが°オン゛
となるが、ＶＬ変更後のベクトル命令ＶＡＤ、　ＶＭＤ
に対しては、第２図の（ａ）　、　（ｂ）　、　（ｃ）
の何れかの論理条件にも当てはまることはないので、該
ベクトル命令の各ステージに対するＶＬ変更フラグは“
オン゛になることはなく、従って、通常のレジスタ干渉
チェ７りが行われ、例えば、点線で示した位置で、ベク
トル命令Ｖｌ’ｌＤの発信ができることになる。

このことは、第１図から明らかなように、ＶＬ変更フラ
グが“オン′に設定された場合のレジスタ干渉チェック
が、命令発信レジスタ６２ａに設定されているベクトル
命令と、各ステージ（本例では、Ｗステージ）に投入さ
れているベクトル命令のレジスタ番号の、例えば、上位
３ビツトに限定された、前述のランク単位でのレジスタ
干渉チェックが行われる。

然しながら、該ＶＬ変更フラグが“オフ゛であると、第
１図のレジスタ干渉チェック回路（コンフリクト）６３
の論理から明らかなように、下位ビット迄有効となり、
通常のレジスタ干渉チェック動作となることによる。

第１図が、Ｗステージに着目して、本発明の原理図を示
しているのに対し、第３図の実施例では、当該命令管理
パイプラインのＲステージに対しても同じ論理回路が設
けられていることを示しており、機能、動作は第１図と
同じであるので、該第３図の説明は省略する。

このように、本発明は、ベクトルデータ処理装置におい
て、ＶＬ変更時のレジスタ干渉チェックを行うのに、Ｖ
Ｌ変更時には、ＶＬ変更以前の゛未だ終了していない全
てのベクトル命令と、ＶＬ変更直後のベクトル命令との
レジスタ干渉のみをチェックすれば良いことと、命令管
理パイプラインの特定のステージに着目したとき、該ス
テージのＶＬ変更フラグを°オン”　とするケースは、
３つのケースの場合に限ることに着目して、該３つのケ
ースについてのみ、当該ＶＬ変更フラグを“オン”とす
る論理回路を設け、該ＶＬ変更フラグが°オン′で、且
つ、当該ステージの有効フラグが゛オン。

のときのみ、ランク単位のレジスタ干渉チェックを行う
ように構成し、この論理条件の基で、若し、レジスタ干
渉があった場合には、ＶＬ変更前のベクトル命令が終了
する迄、命令発信レジスタに設定されているベクトル命
令を、当該命令管理パイプラインの最初のステージに投
入しないようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のベクトル命令発
信制御方式は、ベクトルデータ処理装置の命令管理部に
おいて、ベクトル長（ＶＬ）変更時の、無駄なレジスタ
干渉チェックを省く為に、ベクトル長（ＶＬ）変更時の
レジスタ干渉チェックは、ベクトル長（ＶＬ）変更以前
の終了していない全てのベクトル命令と、ベクトル長（
ＶＬ）変更直後のベクトル命令とのレジスタ干渉のチェ
ックを行えば事足りることに着目して、該命令管理部の
各命令管理パイプラインの各ステージ毎に、ベクトル長
変更フラグを゛オン゛にする論理回路と、該ベクトル長
変更フラグを参照してレジスタ干渉チェックをする回路
とを設けることにより、該ベクトル長変更フラグの°オ
ン′に先行している全てのベクトル命令と、該フラグが
゛オン゛になった直後のベクトル命令とのレジスタ干渉
チェックのみを行い、該レジスタ干渉チェック結果に基
づいて、ベクトル命令の発信制御を行うようにしたもの
であるので、特にベクトル長大からベクトル長手に変更
されたときの後続命令の発信が早くなり、当該ベクトル
データ処理装置のベクトル長変更時の処理能力を向上さ
せる効果がある。

【図面の簡単な説明】

第１図は本発明のベクトル命令発信制御方式の原理構成
図。 第２図は本発明のＶＬ変更フラグの制御方式を説明する
図。 第３図は本発明の一実施例をブロック図で示した図。 第４図は一般的なベクトルデータ処理装置の概略の構成
例を示した図。 第５図はベクトル長（ＶＬ）と、ベクトルレジスタアド
レス指定との間の規約を説明する図。 第６図はベクトル加算命令（ＶＡＤＤ）の処理過程を図
式的に示した図。 第７図はベクトル命令の処理順序の保証例を示した図。 第８図はベクトル長が変更されたときの後続命令の処理
を説明する図。 第９図はＶＬ変更フラグの有効期間を説明する図。 第１０図は従来の命令管理部の構成例を示した図。 第１１図は従来の問題点を説明する図。 である。 図面において、 １は主記憶装置（ＭＳ）、　　２は主記憶制御装置。 ３はアクセスパイプライン（ロード処理部、ストア処理
部）、又は命令処理部。 ４は演算装置、又は命令処理部。 ５はベクトルレジスタ。 ６は命令制御装置、又は命令管理部。 ６１は命令発信制御部、６２ａは命令発信レジスタ。 ６２ｂ、　６２ｃはステージレジスフ。 ６３はレジスタ干渉チェック回路（コシブノクト）、６
４ｂ、６４ｃはＶＬ変史フラグ。 ６５ｂ、６５ｃは有効ビット、６７はデコーダ。 ６８はＶＬ変更フラグ設定回路。 ６９ｃは論理和回路。 ａは命令管理パイプラインスタート信号。 ｂはＶＬ変更信号（ＶＬ−ＣＩＩＮＧ）　。 ＲはＲステージのＶＬ変更フラグ。 ＶＡＤＤ、　ＶＭＬＴ、　ＶＬＤ、　ＶＭＳＤ、　ＶＡ
ＳＤ、　ＶＳＴ、　ＶＡＤ、　ＶＭＤ、はベクトル命令
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Claims (1)

1. 【特許請求の範囲】 少なくとも、ベクトルデータを処理し、並列動作を行う
   複数個の命令処理部（３、４）と、各命令処理部（３、
   ４）を管理する為の複数個のステージレジスタ（６２ｂ
   〜６２ｃ）よりなる命令管理パイプラインと、発信待ち
   命令を保持する命令発信レジスタ（６２ａ）と、該命令
   発信レジスタ（６２ａ）と各ステージレジスタ（６２ｂ
   〜６２ｃ）間のレジスタ干渉チェックを、上位ビットに
   対してのみ行うレジスタ干渉チェック回路（６３）を備
   えた命令管理部（６）と、 上記ベクトルデータを保持するベクトルレジスタ（５）
   とを備えたベクトルデータ処理装置において、 上記命令管理部（６）の各パイプラインの各ステージ毎
   に、ベクトル長を変更する信号（ｂ）が発信された時、
   又は該ベクトル長を変更する信号（ｂ）が発信されてい
   なくても、前段のベクトル長変更フラグ（Ｒ）が‘オン
   ’で、上記パイプライン開始信号（ａ）が出力されたと
   きに、‘オン’に設定するベクトル長変更フラグ（６４
   ｂ〜６４ｃ）を設け、上記命令管理部（６）の各パイプ
   ラインの各ステージ毎に、上記ベクトル長変更フラグ（
   ６４ｂ〜６４ｃ）が‘オン’で、且つ、該ステージの有
   効ビット（６５ｂ〜６５ｃ）が‘オン’のときのみ、上
   記命令発信レジスタ（６２ａ）のレジスタ番号と、当該
   ステージレジスタ（６２ｂ〜６２ｃ）に設定されている
   ベクトル命令のレジスタ番号との間のレジスタ干渉を、
   上記上位ビットに対してチェックし、 該レジスタ干渉のチェック結果に基づいて、上記命令発
   信レジスタ（６２ａ）から、上記パイプラインの最初の
   ステージレジスタ（６２ｂ）にベクトル命令を発信させ
   るように制御することを特徴とするベクトル命令発信制
   御方式。