JPS63193857A - Thermal head - Google Patents

Thermal head

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JPS63193857A
JPS63193857A JP62026620A JP2662087A JPS63193857A JP S63193857 A JPS63193857 A JP S63193857A JP 62026620 A JP62026620 A JP 62026620A JP 2662087 A JP2662087 A JP 2662087A JP S63193857 A JPS63193857 A JP S63193857A
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JP
Japan
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wiring
pattern
resistor
thermal head
wiring pattern
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JP62026620A
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Japanese (ja)
Inventor
Takashi Sakai
隆 酒井
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NEC Corp
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NEC Corp
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    • BPERFORMING OPERATIONS; TRANSPORTING
    • B41PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41JTYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/315Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
    • B41J2/32Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
    • B41J2/345Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads characterised by the arrangement of resistors or conductors

Abstract

PURPOSE:To eliminate the need for increasing the width of a wiring pattern and simplify the manufacturing process of a thin-film element substrate, by constructing driving ICs so that a wiring pattern is used in common for two resistor units, each of which constitutes one bit at the time of heat generation, and electric power is supplied to the two resistor units at such timings as to avoid simultaneous heat generation. CONSTITUTION:Driving ICs 24, of a 64-dot driver type, comprises an array of even numbered elements and an array of odd numbered elements provided respectively on opposite sides, and are connected to a substrate 21 in the state of being mounted horizontally. A wiring 31 connected to resistors R1a, R1b is connected to a driver circuit terminal in the upper array of odd elements, whereas a wiring 33 connected to resistors R2a, R2b is connected to a driver circuit terminal in the lower array of even elements. Common wirings 32 are connected to a power-supplying wiring 19 in a pattern. On the electric current basis, a current corresponding to at most one half of the ICs is passed into the wiring 19, so that it is unnecessary to increase the width of the pattern of the wiring 19.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁基板に複数の抵抗体と配線パターンが配
設され、駆動用ICが搭載されているサーマルヘッドに
関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a thermal head in which a plurality of resistors and wiring patterns are arranged on an insulating substrate and a driving IC is mounted thereon.

〔従来の技術〕[Conventional technology]

第9図は従来例のサーマルヘッドの外観図、第10図は
第9図の抵抗体部の平面図である。
FIG. 9 is an external view of a conventional thermal head, and FIG. 10 is a plan view of the resistor portion shown in FIG.

′a膜成模プロセスとホトレジストプロセスをへて電極
配線部123、記録側グランド配線126゜信号端子配
線部127の各配線パターンと抵抗体列122が形成さ
れた絶縁基板121には駆動用IC124が搭載され、
ワイヤボンディング125によりIC124と配線パタ
ーン部および配線パターン間が接続されている。このサ
ーマルヘッドでは第10図に示すように抵抗体列122
の一方の配線電極119が共通になっており、また配線
は導体抵抗の小さい材料および幅の広い配線パターンを
用いている。
A driving IC 124 is formed on the insulating substrate 121 on which the wiring patterns of the electrode wiring section 123, the recording side ground wiring 126, the signal terminal wiring section 127, and the resistor array 122 are formed through the 'a film formation process and the photoresist process. Equipped with
Wire bonding 125 connects the IC 124 to the wiring pattern portion and between the wiring patterns. In this thermal head, as shown in FIG.
One wiring electrode 119 is shared, and the wiring uses a material with low conductor resistance and a wide wiring pattern.

第11図は第9図のサーマルヘッドの回路図である。FIG. 11 is a circuit diagram of the thermal head of FIG. 9.

抵抗体R、R2,R3,R4,R5,R6゜・・・、R
61,R62,R63,R64はそれぞれ1つの発熱ド
ツトを構成し、配線電橋119に一端が接続され、それ
ぞれドライバー回路D  、D2.D3゜D ・D ・
D ・°°゛・D61・D62・D63・D64で駆動
される。画像のデータ入力信号114はクロック信号1
17と同期してシフト・レジスター11に転送され、デ
ータ出力信号118として次段に出力されるとともに直
列/並列データ変換がなされ、ラッチ回路115により
ラッチ回路112にラッチされる。そしてイネーブル信
号116によりゲート回路A 〜△64を介して選択的
にドライバー回路D1〜D64が働き、所定の発熱ドツ
トに電力が印加される。
Resistor R, R2, R3, R4, R5, R6゜..., R
61, R62, R63, and R64 each constitute one heating dot, one end of which is connected to the wiring bridge 119, and driver circuits D, D2, . D3゜D・D・
Driven by D・°°゛・D61・D62・D63・D64. Image data input signal 114 is clock signal 1
The data is transferred to the shift register 11 in synchronization with the data output signal 17 and outputted to the next stage as a data output signal 118, subjected to serial/parallel data conversion, and latched into the latch circuit 112 by the latch circuit 115. Then, the enable signal 116 causes the driver circuits D1 to D64 to operate selectively via the gate circuits A to Δ64, and power is applied to predetermined heating dots.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

この従来のサーマルヘッドでは、共通配線パターン11
9に大電流が流れる。たとえばドツト密度8ドツト/M
、B4サイズ印字紙対応では10〜2OAとなり、発色
m度特性を安定させるためには導体抵抗を20mΩ程度
にする必要がある。
In this conventional thermal head, the common wiring pattern 11
A large current flows through 9. For example, dot density 8 dots/M
, for B4 size printing paper, it is 10 to 2 OA, and in order to stabilize the color development characteristic, the conductor resistance needs to be about 20 mΩ.

このため、共通配線パターン119の幅を5〜10順程
度とし、導体形成のためにはAu、 Cu、 Agなど
比抵抗率の小さい材料をメッキ等で厚く形成するとか厚
膜印刷で補なうとかの処理が必要であった。このため、
絶縁基板121のサイズが大きくなり、導体形成のプロ
ヒスが複雑になる。また、第9図に示す外観図を見てわ
かるように、絶縁基板121の両側にも、共通配線11
9を配置する必要・があるため、目的とする印字幅に相
当する寸法形状にした専用のマスクパターンが必要であ
るため、寸法変更に対する融通性がない。
For this reason, the width of the common wiring pattern 119 is set to about 5 to 10 mm, and in order to form a conductor, a material with a low resistivity such as Au, Cu, or Ag is formed thickly by plating, etc., or thick film printing is used to compensate. Such processing was necessary. For this reason,
The size of the insulating substrate 121 increases, and the process for forming conductors becomes complicated. Further, as can be seen from the external view shown in FIG.
9, a dedicated mask pattern with a size and shape corresponding to the desired printing width is required, so there is no flexibility in changing dimensions.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のサーマルヘッドは、発熱時に1ドツト・を形成
する抵抗体単位につき、2抵抗体中位毎に配線パターン
が共通にされ、2つの抵抗体単位に、同時には発熱しな
いタイミングで電力が印加されるように駆動用ICが構
成されている。
In the thermal head of the present invention, for each resistor unit that forms one dot when it generates heat, the wiring pattern is shared between every two resistors, and power is applied to the two resistor units at a timing when they do not generate heat at the same time. The driving IC is configured to perform the following steps.

〔作用〕[Effect]

奇数番目の抵抗体と偶数番目の抵抗体の発熱するタイミ
ングが重ならないため、電力印加用配線には従来の場合
より高々半分の電流が流れ込み、配線パターンは広くす
る必要がない。
Since the heat generation timings of the odd-numbered resistors and the even-numbered resistors do not overlap, at most half the current flows into the power application wiring compared to the conventional case, and the wiring pattern does not need to be wide.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
Next, embodiments of the present invention will be described with reference to the drawings.

第1図は本発明のサーマルヘッドの一実施例の回路図、
第2図は第1図のサーマルヘッドの外観図、第3図は第
1図の実施例に用いた駆動用ICのブロック図、第4図
は第3図の駆動用ICの平面図、第5図は第1図および
第3図の回路の動作を説明するタイミング図、第6図は
第1図の実施例の@ FJ素子基板と駆動用ICとの接
続を示す平面図、第7図は第1図の実施例の抵抗体部の
平面図である。
FIG. 1 is a circuit diagram of an embodiment of the thermal head of the present invention.
2 is an external view of the thermal head shown in FIG. 1, FIG. 3 is a block diagram of the driving IC used in the embodiment shown in FIG. 1, and FIG. 4 is a plan view of the driving IC shown in FIG. 5 is a timing diagram explaining the operation of the circuits shown in FIGS. 1 and 3, FIG. 6 is a plan view showing the connection between the FJ element board and the driving IC of the embodiment shown in FIG. 1, and FIG. 2 is a plan view of the resistor portion of the embodiment shown in FIG. 1. FIG.

抵抗体R1aとR1b’  R2aとR26,R38と
R3,。
Resistors R1a and R1b' R2a and R26, R38 and R3.

R4aとR4b・R5aとR5b・R6aとR6b−”
’−1(とR、RとR、Rと 61a   61b   62a   G2b   6
3aR、RとRはそれぞれ1つの発熱ド ロ3b   64a   G4b ットを構成している。そして抵抗体R、Ra1bl とR、Rは配線パターン32を共通にしてい2a   
2b る。他の抵抗R,R,!=R′、R・・・も同様3a 
  3b   4a   4b・である。
R4a and R4b・R5a and R5b・R6a and R6b-”
'-1 (and R, R and R, R and 61a 61b 62a G2b 6
3aR, R and R each constitute one heat generating drawer 3b64aG4b. And the resistor R, Ra1bl and R, R share the wiring pattern 32 and 2a
2b Ru. Other resistances R, R,! =R', R... are also 3a
3b 4a 4b.

画像データ入力信号14はクロック信号17と同期して
シフト・レジスター 1 k二転送されてデータ出力信
号18として次段に出力されるとともに直列/並列デー
タ変換がなされ、ラッチ信号15によりラッチ回路12
にラッチされる。そしてイネーブル信号161〜162
によりゲート回路A1〜A64を介してドライバー回路
D1〜D64が働き、所定の発熱ドツトに電力が印加さ
れる。なお、この時イネーブル信号161とイネーブル
信号162は、第5図のタイミング図で示すように、同
時にオン状態にならないようになっている。このため、
抵抗体R1a、16.R2a、R2,に関して言えば、
共通の配線パターン32には、低抗体R、RまたはR、
Rのいずれか一方の印la   1b     2a 
  2b加電力の電流が流れる。
The image data input signal 14 is transferred to the shift register 1k2 in synchronization with the clock signal 17 and outputted to the next stage as the data output signal 18, and serial/parallel data conversion is performed.
latched to. and enable signals 161-162
As a result, driver circuits D1 to D64 operate via gate circuits A1 to A64, and power is applied to predetermined heating dots. Note that at this time, the enable signal 161 and the enable signal 162 are not turned on at the same time, as shown in the timing diagram of FIG. For this reason,
Resistor R1a, 16. Regarding R2a, R2,
The common wiring pattern 32 includes low antibodies R, R or R,
Either mark of R la 1b 2a
A current with an applied force of 2b flows.

本実施例のサーマルヘッドでは、第2図に示すように絶
縁基板21に薄膜成膜プロセスとホトレジストプロセス
をへて、配線パターン23.26゜27と低抗体22が
形成された素子基板には、駆動用lG24が搭載され、
ワイアボンディング25でIC24と配線パターンおよ
び配線パターン間が接続されている。なお、本図では表
わしていないが、ICに保護用樹脂コーティングをし、
外部制り0用プリント板接続、放熱板カバー等の取り付
けをして、サーマルヘッドとした。また、この駆動用I
C24では、第3図のブロック図で示すようにシフトレ
ジスタ11の奇数番目と偶数番口のデータが別々に、す
なわちラッチ回路121゜122にラッチされてアンド
ゲート回路131゜132に出力されるドライバー回路
も奇数・偶数で分離されている。
In the thermal head of this embodiment, as shown in FIG. 2, the element substrate has a wiring pattern 23.26° 27 and a low antibody 22 formed on the insulating substrate 21 through a thin film deposition process and a photoresist process. Equipped with driving lG24,
Wire bonding 25 connects the IC 24 to the wiring patterns and between the wiring patterns. Although it is not shown in this figure, the IC is coated with a protective resin.
The thermal head was made by connecting the printed board for the external control 0 and attaching the heat sink cover, etc. In addition, this driving I
In the C24, as shown in the block diagram of FIG. 3, the data of the odd and even numbers of the shift register 11 is latched separately into latch circuits 121 and 122 and output to AND gate circuits 131 and 132, respectively. The circuits are also separated into odd and even numbers.

この駆動用IC24は、第4図にその平面図を示すよう
に64ドツトドライバータイプとし偶数列と奇数列を対
抗する辺に形成され、第2図に示すように横向きに搭載
され、基板21との接続は第6図に示すようになってい
る。抵抗体R1,。
The driving IC 24 is of a 64-dot driver type, as shown in a plan view in FIG. The connections are as shown in FIG. Resistor R1,.

Rlbにつながる配線31は、上側の奇数列のドライバ
ー回路端子と接続され、抵抗体R、Rに2a   2b つながる配線33は、下側の偶数列のドラバ−回路端子
に接続される。共通の配線32は、電力印加用配線19
にパターン接続されている。電力印加用配線19は、電
流的には、高々(1/2)・10分が流れ込むだけであ
り1幅広くする必要はない。
The wiring 31 connected to Rlb is connected to the driver circuit terminals of the upper odd-numbered columns, and the wiring 33 connected to the resistors R and R is connected to the driver circuit terminals of the lower even-numbered columns. The common wiring 32 is the power application wiring 19
connected to the pattern. In terms of current, at most (1/2)·10 minutes flows into the power application wiring 19, so there is no need to make it 1 wider.

次に、本実施例では、抵抗体R、RとR。Next, in this embodiment, resistors R, R and R.

1a   Ib   2a R2bの発熱するタイミングは重ならないため、抵抗体
部のパターン図(第7図)に示すように、配線31.3
2.33は同じパターン幅で形成されている。したがっ
て、8ドツト/InJRの場合で配線ピッチは125趨
X2/3=83伽となり、パターン幅60Jun、ギャ
ップ23mとしたため薄膜サーマルヘッドとしては、従
来技術で実現できる寸法であった。
Since the heat generation timings of 1a Ib 2a R2b do not overlap, the wiring 31.3 as shown in the pattern diagram of the resistor part (Figure 7)
2.33 are formed with the same pattern width. Therefore, in the case of 8 dots/InJR, the wiring pitch was 125 lines x 2/3 = 83 degrees, the pattern width was 60 Jun, and the gap was 23 m, which were dimensions that could be realized by the conventional technology as a thin film thermal head.

また、本実施例では、1つの駆vJI Cの搭載ピッチ
間隔で信号端子用配線27と電力印加用配線26を含ん
だ配線パターン接続が形成してあり、隣接の配線パター
ン単位とは、ワイアボンディング接続により、必要な信
号端子が接続されている。従って、機能単位としては、
基板の切断位置281.282を第2図に示すようにす
れば、配線パターン単位で任意の寸法にできる。従って
、元になる基板が84サイズの場合、欠点のあるサーマ
ルヘッドは切断後A4サイズ、B5サイズと変更ができ
る。
Furthermore, in this embodiment, the wiring pattern connection including the signal terminal wiring 27 and the power application wiring 26 is formed at the mounting pitch interval of one driver vJI C, and the adjacent wiring pattern units are connected by wire bonding. The connections connect the necessary signal terminals. Therefore, as a functional unit,
If the cutting positions 281 and 282 of the board are set as shown in FIG. 2, arbitrary dimensions can be obtained for each wiring pattern. Therefore, if the original board is 84 size, the defective thermal head can be changed to A4 size or B5 size after cutting.

また、本実施例では、B4サイズサーマルヘッドの基板
寸法は15sX260mとなり、従来の丈−マルヘッド
の基板寸法26sX270mに比べて面積で55%に小
さくなった。
Further, in this embodiment, the board size of the B4 size thermal head is 15 s x 260 m, which is 55% smaller in area than the board size of the conventional long-round head, which is 26 s x 270 m.

第8図は本発明の他の実施例を示す抵抗体部の平面図で
ある。
FIG. 8 is a plan view of a resistor section showing another embodiment of the present invention.

本実施例は、抵抗体RとR2に共通する電極パターン3
2Aと個別の電極パターン31△。
In this embodiment, the electrode pattern 3 common to resistors R and R2 is
2A and individual electrode pattern 31△.

32Aからなり、他の構成は、前記実施例と同様である
。本実施例では、抵抗体の形状が簡単となる利点がある
32A, and the other configurations are the same as in the previous embodiment. This embodiment has the advantage that the shape of the resistor is simple.

(発明の効果〕 以上説明したように本発明は、発熱時に1ドツトを形成
する抵抗体単位につき、2抵抗体単位毎に配線パターン
を共通にすると同時に、2つの抵抗体単位を同時には発
熱しないタイミングで電力を印加することにより、以下
のような効果がある。
(Effects of the Invention) As explained above, the present invention provides a common wiring pattern for every two resistor units for each resistor unit that forms one dot when it generates heat, and at the same time prevents two resistor units from generating heat at the same time. Applying power at the right timing has the following effects.

(1)従来技術を用いた薄膜成膜プロセスとホトレジス
トプロセスで肋膜素子基板を作成でき発色潤度特性を安
定化するために導体抵抗を手げる特別な処理が不要であ
り、薄膜素子基板の製造プロセスを簡略化できる。
(1) The thin film element substrate can be created using a thin film deposition process and a photoresist process using conventional technology, and there is no need for special treatment to increase conductor resistance in order to stabilize color moisture characteristics. The manufacturing process can be simplified.

(2)薄膜素子基板を配線パターン単位で任意の寸法に
切断できることにより、大ぎい寸法の9−マルヘッドの
一部欠陥品を切断して小ざいサーマルヘッドにすること
、および小さいサーマルヘッド用に新規のマスクパター
ンを必要としないなど、製造歩留りが向−ヒし、パター
ン作成コストが低減される。
(2) By being able to cut the thin film element substrate into any size for each wiring pattern, it is possible to cut some defective products of large 9-maru heads into smaller thermal heads, and to create new products for small thermal heads. Manufacturing yields are improved and pattern creation costs are reduced, such as by eliminating the need for additional mask patterns.

(3)さらに、本発明のサーマルヘッドの素子基板は、
B4サイズ向けでは、従来技術の55%の面積で実現で
き、小型化への効果も明らかである。
(3) Furthermore, the element substrate of the thermal head of the present invention includes:
For B4 size, it can be realized with 55% of the area of the conventional technology, and the effect on miniaturization is clear.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明サーマルヘッドの一実施例の回路図、第
2図は第1図のサーマルヘッドの外観図、第3図は第1
図の実施例に用いた駆動用ICのブロック図、第4図は
第3図の駆動用ICの平面図、第5図は第1図および第
3図の回路の動作を説明するタイミング図、第6図は第
1図の実施例の薄膜素子基板と駆動用ICとの接続を示
す平面図、第7図は第1図の実施例の抵抗体部の平面図
、第8図は本発用の他の実施例の抵抗体部の平面図、第
9図1.1従来例のサーマルヘッドの構成図、第10図
は第9図の抵抗体部の平面図、第11図は第9図のサー
マルヘッドの回路図である。 Rla−Rlb−R2a・R2b°R3a・R3b・R
4a・R・・・、RとR64,・・・抵抗体、4b・ 
  64a 11・・・シフト・レジスタ、 12.12+ 、122・・・ラッチ回路、13.13
1,132.A  、A2 、・・・。 A64・・アンドゲート回路、 D  、D  、・・・、D   D  ・・・ドライ
バー回路、1   2       63°   64
14・・・データ入力信号、 15・・・ラッチ信号、 16+、162・・・イネーブル信号、17・・・クロ
ック信号、 18・・・データ出力信号、 19・・・電力印加用配線、 21・・・絶縁基板、 22・・・抵抗体列、 23・・・電極配線部、 24・・・駆動用ICベレット、 25・・・ボンディングワイヤ、 26・・・記録側グランド配線、 27・・・信号端子配線部、 281.282・・・基板切…i辺、 30.31,32,33.31A、32A。 33A・・・抵抗体電極配線、 G・・・tCベレットグランド部、 1+、I2・・・ICベレット信号入力端子、0+ 、
02・・・ICペレット信号出力yKi子。 特許出願人  日本電気株式会社 \2、 / 第6図 第7図 第8図
Fig. 1 is a circuit diagram of an embodiment of the thermal head of the present invention, Fig. 2 is an external view of the thermal head of Fig. 1, and Fig. 3 is a circuit diagram of an embodiment of the thermal head of the present invention.
A block diagram of the driving IC used in the embodiment shown in the figure, FIG. 4 is a plan view of the driving IC of FIG. 3, and FIG. 5 is a timing diagram explaining the operation of the circuit of FIGS. 1 and 3. 6 is a plan view showing the connection between the thin film element substrate and the driving IC of the embodiment shown in FIG. 1, FIG. 7 is a plan view of the resistor part of the embodiment shown in FIG. Fig. 9 is a plan view of the resistor part of another embodiment of the invention, Fig. 9 is a configuration diagram of the conventional thermal head, Fig. 10 is a plan view of the resistor part of Fig. 9, and Fig. 11 is a plan view of the resistor part of Fig. 9. FIG. 3 is a circuit diagram of the thermal head shown in the figure. Rla-Rlb-R2a・R2b°R3a・R3b・R
4a・R..., R and R64,...resistor, 4b・
64a 11...Shift register, 12.12+, 122...Latch circuit, 13.13
1,132. A, A2,... A64...AND gate circuit, D, D,..., D D...driver circuit, 1 2 63° 64
14... Data input signal, 15... Latch signal, 16+, 162... Enable signal, 17... Clock signal, 18... Data output signal, 19... Power application wiring, 21. ...Insulating substrate, 22...Resistor array, 23...Electrode wiring section, 24...Drive IC pellet, 25...Bonding wire, 26...Recording side ground wiring, 27... Signal terminal wiring section, 281.282...board cut...i side, 30.31, 32, 33.31A, 32A. 33A...Resistor electrode wiring, G...tC bullet ground section, 1+, I2...IC bullet signal input terminal, 0+,
02...IC pellet signal output yKi child. Patent applicant NEC Corporation\2, / Figure 6 Figure 7 Figure 8

Claims (1)

【特許請求の範囲】 1、絶縁基板に複数の抵抗体と配線パターンが配置され
、駆動用ICが搭載されているサーマルヘッドにおいて
、 発熱時に1ドットを形成する抵抗体単位につき、2抵抗
体単位毎に配線パターンが共通にされ、2つの抵抗体単
位に、同時には発熱しないタイミングで電力が印加され
るように駆動用ICが構成されていることを特徴とする
サーマルヘッド。 2、前記配線パターンは、1つの配線パターン単位が駆
動用ICの搭載ピッチに形成されていると同時に、信号
端子用配線と電力印加用配線とを含むことで1つの動作
機能単位になっており、隣接の配線パターン単位とは縦
続接続が可能である特許請求の範囲第1項記載のサーマ
ルヘッド。
[Claims] 1. In a thermal head in which a plurality of resistors and wiring patterns are arranged on an insulating substrate and a driving IC is mounted, two resistor units are used for each resistor unit that forms one dot when heat is generated. 1. A thermal head characterized in that a driving IC is configured such that a common wiring pattern is used for each resistor, and power is applied to two resistor units at timings that do not generate heat at the same time. 2. The wiring pattern has one wiring pattern unit formed at the mounting pitch of the driving IC, and at the same time, it has become one operational functional unit by including wiring for signal terminals and wiring for power application. , the thermal head according to claim 1, wherein cascade connection is possible with adjacent wiring pattern units.
JP62026620A 1987-02-06 1987-02-06 Thermal head Pending JPS63193857A (en)

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JP62026620A JPS63193857A (en) 1987-02-06 1987-02-06 Thermal head

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JPS63193857A true JPS63193857A (en) 1988-08-11

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JP (1) JPS63193857A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0553949U (en) * 1991-12-25 1993-07-20 アオイ電子株式会社 Thermal head

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JPH0553949U (en) * 1991-12-25 1993-07-20 アオイ電子株式会社 Thermal head

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