JPS63132480A - エンハンスメント型絶縁ゲート・トランジスタ - Google Patents
エンハンスメント型絶縁ゲート・トランジスタInfo
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- JPS63132480A JPS63132480A JP25771687A JP25771687A JPS63132480A JP S63132480 A JPS63132480 A JP S63132480A JP 25771687 A JP25771687 A JP 25771687A JP 25771687 A JP25771687 A JP 25771687A JP S63132480 A JPS63132480 A JP S63132480A
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- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 239000002019 doping agent Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電圧を中力１１シない状態でヂトンネル領域
が基板側から表面に向って延びる第１の空乏層により横
断され（ピンチオフして）、さらにほとんど主電極領域
間がドレイン側からソース側に延びる第２の空乏層でパ
ンチングスルーした状態になった短チャンネル化された
エンハンスメント型絶縁ゲートトランジスタの新規な構
造に関する。
が基板側から表面に向って延びる第１の空乏層により横
断され（ピンチオフして）、さらにほとんど主電極領域
間がドレイン側からソース側に延びる第２の空乏層でパ
ンチングスルーした状態になった短チャンネル化された
エンハンスメント型絶縁ゲートトランジスタの新規な構
造に関する。
従来の集積回路においては、高速度動作を要求される論
理ゲー１へ部やメモリ部に、バイポーラ接合トランジス
タ（以下ＢＪＴと称す０）が使用されている。ＢＪＴは
高速度の動作は行うが、ＭＯ８電界効果トランジスタ等
の絶縁ゲート電界効果トランジスタ（以下■Ｇ−ＦＥＴ
と称づ。）等に比し、消費電力が大きいという半導体集
積回路にとっては大きな欠点を有している。更にＢＪＴ
は各電極間の容重が大きく、ベース内に注入された少数
キャリアの蓄積効果が顕著なこと等により動作速度が制
御されている。
理ゲー１へ部やメモリ部に、バイポーラ接合トランジス
タ（以下ＢＪＴと称す０）が使用されている。ＢＪＴは
高速度の動作は行うが、ＭＯ８電界効果トランジスタ等
の絶縁ゲート電界効果トランジスタ（以下■Ｇ−ＦＥＴ
と称づ。）等に比し、消費電力が大きいという半導体集
積回路にとっては大きな欠点を有している。更にＢＪＴ
は各電極間の容重が大きく、ベース内に注入された少数
キャリアの蓄積効果が顕著なこと等により動作速度が制
御されている。
高速動作のためにチャンネル長を短くするとドレイン側
から延びる空乏層がソースに達してしまうバンチスルー
が問題となる。バンチスルーを生じ４＾いようにチャン
ネル長不純物密度を高くするとキャリアの移動度が低下
することも問題であつｌこ。ドレイン側から延びる空乏
層がソースに到達したバンチスルーＭＯ３−ＦＥＴは特
公昭３９−１０５７９号Ｊ３よび昭和５０年度電子通信
学会全国大会論文’１Ｂ＠２６５などにり知られている
。従来のバンチスルーＭＯ８−ＦＥＴ第２図に示すよう
な構造で、１３がソース領域、１４がトレイン領域、１
７がゲート電極で、３１がドレイン領域から延びる空乏
層てソース領域に達している。この特性は第３図に示す
ようにゲート電圧ゼロボルトの状態で電流が流れるディ
プリーション型であり、エンハンスメント型が出来ない
ために集積回路への応用を困ガ・ にしていた。また表
面から遠い基板の奥の方を流れるバンチスルー電流はゲ
ートで制御出来ないので変換コンダクタンス９ｍを大き
く出来ない欠点があった。
から延びる空乏層がソースに達してしまうバンチスルー
が問題となる。バンチスルーを生じ４＾いようにチャン
ネル長不純物密度を高くするとキャリアの移動度が低下
することも問題であつｌこ。ドレイン側から延びる空乏
層がソースに到達したバンチスルーＭＯ３−ＦＥＴは特
公昭３９−１０５７９号Ｊ３よび昭和５０年度電子通信
学会全国大会論文’１Ｂ＠２６５などにり知られている
。従来のバンチスルーＭＯ８−ＦＥＴ第２図に示すよう
な構造で、１３がソース領域、１４がトレイン領域、１
７がゲート電極で、３１がドレイン領域から延びる空乏
層てソース領域に達している。この特性は第３図に示す
ようにゲート電圧ゼロボルトの状態で電流が流れるディ
プリーション型であり、エンハンスメント型が出来ない
ために集積回路への応用を困ガ・ にしていた。また表
面から遠い基板の奥の方を流れるバンチスルー電流はゲ
ートで制御出来ないので変換コンダクタンス９ｍを大き
く出来ない欠点があった。
本発明は以上の欠点を除去したパンチングスルートラン
ジスタにより、少数キャリア蓄積効果が小さくｇｍが大
きく周波数特性が良好で高速度動作の行えるエンハンス
メント型絶縁ゲートトランジスタの新規な構造を提供す
ることを目的としている。
ジスタにより、少数キャリア蓄積効果が小さくｇｍが大
きく周波数特性が良好で高速度動作の行えるエンハンス
メント型絶縁ゲートトランジスタの新規な構造を提供す
ることを目的としている。
本発明の別の目的は、電圧を印加しない状態で基板から
拡がる第１の空乏層が制御される電流通路をほとんど覆
うようになされ、かつ二つの主電極（ソースとドレイン
）間の電流通路を構成する領域のほとんどもしくは全部
に主電極から延びる第２の空乏層が発達しているトラン
ジスタ’ａ 造を提供することである。
拡がる第１の空乏層が制御される電流通路をほとんど覆
うようになされ、かつ二つの主電極（ソースとドレイン
）間の電流通路を構成する領域のほとんどもしくは全部
に主電極から延びる第２の空乏層が発達しているトラン
ジスタ’ａ 造を提供することである。
本発明のさらに別の目的は、チャンネルの不純物密度を
高くしないでキャリアの移動度を大きくしたままで短チ
ャンネル化が容易で、しかも変換コンダクタンスｇＩｌ
ｌの大きなエンハンスメント型トランジスタの新規な構
造を提供することである。
高くしないでキャリアの移動度を大きくしたままで短チ
ャンネル化が容易で、しかも変換コンダクタンスｇＩｌ
ｌの大きなエンハンスメント型トランジスタの新規な構
造を提供することである。
以上のような目的を達成するために、この発明は第１図
に示すような構成としている。
に示すような構成としている。
４１はソース領域、４２はｐ−領Ｉ或、４３はドレイン
領域、４４は基板、４５はＭＯ８型制御電極、４１’
、４３’はそれぞれソース？Ｔｍ１ｉ、ドレイン電極で
ある。ソース・ドレイン間距離λ、ソース近傍のｐ−領
域の幅Ｗ、ｐ″″領域の不純物密度は次式（１）、（２
）にほぼ従うように決定される。
領域、４４は基板、４５はＭＯ８型制御電極、４１’
、４３’はそれぞれソース？Ｔｍ１ｉ、ドレイン電極で
ある。ソース・ドレイン間距離λ、ソース近傍のｐ−領
域の幅Ｗ、ｐ″″領域の不純物密度は次式（１）、（２
）にほぼ従うように決定される。
ここでεは半導体の誘電率、ｑは素電荷で■ｂ１Ｌ；Ｃ
Ｄ領１或４４ トｐ−チャンネ）ＩｉｆｒｌＲ４２との
間の拡散電位で、Ｖｂ２はｎ１ドレイン領域４３とｐ″
″チャンネル領域４２との間の０↑ｐ−接合の拡散電位
である。上記の空乏１否幅の値は温度Ｏのときの値であ
るから、実際の使用温度状態では空乏層幅は、この値よ
り長くなる。上記の値は、殆んどちょうどｐ−高抵抗チ
ャンネル領域がゲート電圧を印加しない状態でピンチオ
フし、主Ｎ極間がドレイン電圧を印加しない状態でパン
チングスルーする寸法であるが、本発明はぴったりこの
１法にする必要はなく、これより短くても、長くても実
質的に本発明の趣旨が生かされる範囲であればよいので
ある。
Ｄ領１或４４ トｐ−チャンネ）ＩｉｆｒｌＲ４２との
間の拡散電位で、Ｖｂ２はｎ１ドレイン領域４３とｐ″
″チャンネル領域４２との間の０↑ｐ−接合の拡散電位
である。上記の空乏１否幅の値は温度Ｏのときの値であ
るから、実際の使用温度状態では空乏層幅は、この値よ
り長くなる。上記の値は、殆んどちょうどｐ−高抵抗チ
ャンネル領域がゲート電圧を印加しない状態でピンチオ
フし、主Ｎ極間がドレイン電圧を印加しない状態でパン
チングスルーする寸法であるが、本発明はぴったりこの
１法にする必要はなく、これより短くても、長くても実
質的に本発明の趣旨が生かされる範囲であればよいので
ある。
（作用）
以上の構成にしておけばドレインから延びる第２の空乏
層がソースに達してパンチングスルーしても流吊制憧口
を行う固有ゲート（障壁）の電位は、ｐ領域４４から延
びる第１の空乏層の効果でソースから第２の空乏層にキ
ャリアが流れ込まないように十分高く出来るのでエンハ
ンスメント型パンチングスルートランジスタの動作が出
来る。固有ゲートの電位はｐｆｆｉ域４４とｐ−チャン
ネル４２との接合の拡散電位と、ゲート電圧と、ｐ−チ
ャンネル４２とｎ“ドレイン４３とのｐ−ｎ＋接合どの
拡散電位と、トレイン電圧との関数で）えられる鞍部〆
１〈サドルポイン１〜）の電位である。キャリアの流量
制御を行う部分（鞍部＋：、ｉ）がゲート電極およびト
レイン領域によりキャパシティブに制御される。
層がソースに達してパンチングスルーしても流吊制憧口
を行う固有ゲート（障壁）の電位は、ｐ領域４４から延
びる第１の空乏層の効果でソースから第２の空乏層にキ
ャリアが流れ込まないように十分高く出来るのでエンハ
ンスメント型パンチングスルートランジスタの動作が出
来る。固有ゲートの電位はｐｆｆｉ域４４とｐ−チャン
ネル４２との接合の拡散電位と、ゲート電圧と、ｐ−チ
ャンネル４２とｎ“ドレイン４３とのｐ−ｎ＋接合どの
拡散電位と、トレイン電圧との関数で）えられる鞍部〆
１〈サドルポイン１〜）の電位である。キャリアの流量
制御を行う部分（鞍部＋：、ｉ）がゲート電極およびト
レイン領域によりキャパシティブに制御される。
各領域の不純物密度は、４１．４３が１０円乃至１Ｑ２
１ ｃｍ−３程度、４２が１０′２乃至１Ｑ ＩＧ ｃ
ｍ−３程度、４４が１０１７乃至１０２１ＣＩＩｌ−
３程度Ｆ （１７） ル。４９はＳｉ ０２ 、Ｓｉ３
Ｎ４、△１２ｏ己などの絶縁膜らしくはこれらを複数
組み合わせた複合絶縁膜である。式（１）で、Ｗをほぼ
決定したが、実際にはチｔ’ンネル表面と絶縁膜との界
面の状態にも依存するのでＷを式（１）の値より小さめ
、あるいは少し大きめに設定しゲートバイアスが印加さ
れないときはと／Ｖど第１の空乏層が表面までつながっ
ている”ようにしておけば良い。いずれにしてしソース
から流れる電子の流量制御３０を行なう部分の電位がゲ
ート電圧およびドレイン電圧により容量結合で行なわれ
るようになされていればよいのである。もちろんゲート
電極乃至ドレイン電極に所定のバイアスを加え°１こと
きに、ピンチオフ状態乃至はとんどパンチングスルー状
態になるようにしてもよい。ソース近傍のキャリアが流
れるところ（チャンネル）は、ゲート電極による流量制
御がより効率よく行なわれるように狭くなるようにｐ領
域４４は第１図に示すように段差をつ（づて構成されて
いる。ドレインから延びる第２の空乏層がソース近傍に
到達し、かつグー１〜電極から延びる空乏層しチャンネ
ルをほぼ横断するので、流量制御はトレイン電圧とグー
ｌ−電圧とによりギ１！バシテイブに行なわれるから、
静電誘導トランジスタと同様、不飽和型電流電圧特性を
示すことも可能である。ソース近傍のｐ−領域の不純物
密度を他のｐ−領域より高くすること、０士トレイン領
域の周囲にｎ−サブドレイン領域を設けることも有効で
ある。ソース−ゲート電極間、グー１へ電極−ドレイン
間、ドレイン−基板間、ゲート？ｌ１ｌｉ極一括板間等
の各容量が小さくでき、高速動作に適している。第１図
の構造は、もちろんこれに限るものではない、、導電型
がまったく反転したものでよいのはもらろんである。要
Ｊるに、動作状態で二つの土電極領域間がほとんどもし
くは完全にパンチングスルー状態にあり、流量制’６０
を行うところ（固有グー１〜）の電位がゲート電極およ
びドレイン７ｔ［の電圧によりキャパシティブに制御さ
れるようになされていればよいのである。
１ ｃｍ−３程度、４２が１０′２乃至１Ｑ ＩＧ ｃ
ｍ−３程度、４４が１０１７乃至１０２１ＣＩＩｌ−
３程度Ｆ （１７） ル。４９はＳｉ ０２ 、Ｓｉ３
Ｎ４、△１２ｏ己などの絶縁膜らしくはこれらを複数
組み合わせた複合絶縁膜である。式（１）で、Ｗをほぼ
決定したが、実際にはチｔ’ンネル表面と絶縁膜との界
面の状態にも依存するのでＷを式（１）の値より小さめ
、あるいは少し大きめに設定しゲートバイアスが印加さ
れないときはと／Ｖど第１の空乏層が表面までつながっ
ている”ようにしておけば良い。いずれにしてしソース
から流れる電子の流量制御３０を行なう部分の電位がゲ
ート電圧およびドレイン電圧により容量結合で行なわれ
るようになされていればよいのである。もちろんゲート
電極乃至ドレイン電極に所定のバイアスを加え°１こと
きに、ピンチオフ状態乃至はとんどパンチングスルー状
態になるようにしてもよい。ソース近傍のキャリアが流
れるところ（チャンネル）は、ゲート電極による流量制
御がより効率よく行なわれるように狭くなるようにｐ領
域４４は第１図に示すように段差をつ（づて構成されて
いる。ドレインから延びる第２の空乏層がソース近傍に
到達し、かつグー１〜電極から延びる空乏層しチャンネ
ルをほぼ横断するので、流量制御はトレイン電圧とグー
ｌ−電圧とによりギ１！バシテイブに行なわれるから、
静電誘導トランジスタと同様、不飽和型電流電圧特性を
示すことも可能である。ソース近傍のｐ−領域の不純物
密度を他のｐ−領域より高くすること、０士トレイン領
域の周囲にｎ−サブドレイン領域を設けることも有効で
ある。ソース−ゲート電極間、グー１へ電極−ドレイン
間、ドレイン−基板間、ゲート？ｌ１ｌｉ極一括板間等
の各容量が小さくでき、高速動作に適している。第１図
の構造は、もちろんこれに限るものではない、、導電型
がまったく反転したものでよいのはもらろんである。要
Ｊるに、動作状態で二つの土電極領域間がほとんどもし
くは完全にパンチングスルー状態にあり、流量制’６０
を行うところ（固有グー１〜）の電位がゲート電極およ
びドレイン７ｔ［の電圧によりキャパシティブに制御さ
れるようになされていればよいのである。
本発明のエンハンスメント型絶縁ゲートトランジスタは
短チャンネル化しても、通常のエンハンスメント型Ｍ
ＯＳ Ｆ Ｅ Ｔとは異なりチャンネルの不純物密、度
が小さいままで良いので、キャリア移動度が大きくなり
、その結果変換コンダクタンスｇｍが大きくなる。また
従来のパンチスルーＭＯ３ＦＥＴと異なり、ゲートで制
御出来ない基板の輿深いところを流れる電流を防止する
のでさらにｇｍが向上する。
短チャンネル化しても、通常のエンハンスメント型Ｍ
ＯＳ Ｆ Ｅ Ｔとは異なりチャンネルの不純物密、度
が小さいままで良いので、キャリア移動度が大きくなり
、その結果変換コンダクタンスｇｍが大きくなる。また
従来のパンチスルーＭＯ３ＦＥＴと異なり、ゲートで制
御出来ない基板の輿深いところを流れる電流を防止する
のでさらにｇｍが向上する。
本発明のトランジスタはゲート電圧印加しない時のオフ
特性が良好で、リーク電流も少なくＣＭＯ８集積回路等
に適用すると非常に小さな消費電力で動作する。
特性が良好で、リーク電流も少なくＣＭＯ８集積回路等
に適用すると非常に小さな消費電力で動作する。
電流電圧特性等がほとんどノーマリオフ静電誘導トラン
ジスタと同等の特性になるから、本発明のトランジスタ
は、個別デバイスとしてだけでなくノーマリオフ静電誘
導トランジスタにより構成される集積回路にほとんどそ
のまま適用される。 また、集積回路だけでなく、サイ
リスタ、フォトトランジスタにも適用できる。
ジスタと同等の特性になるから、本発明のトランジスタ
は、個別デバイスとしてだけでなくノーマリオフ静電誘
導トランジスタにより構成される集積回路にほとんどそ
のまま適用される。 また、集積回路だけでなく、サイ
リスタ、フォトトランジスタにも適用できる。
本発明のトランジスタ及びそれを用いた半導体集積回路
は、構造が簡単なので製造が容易で従来良く知られてい
る結晶成長技術、拡散技術、イオン打ち込み技術、微細
加工技術等により非常に短チャンネルのものを製造する
ことができる。とくにチャンネル領域などを精度よく制
御ｌｌするときなどはイオン打ち込み技術は有効である
。
は、構造が簡単なので製造が容易で従来良く知られてい
る結晶成長技術、拡散技術、イオン打ち込み技術、微細
加工技術等により非常に短チャンネルのものを製造する
ことができる。とくにチャンネル領域などを精度よく制
御ｌｌするときなどはイオン打ち込み技術は有効である
。
本発明のトランジスタは、オフ時の特性が良好でリーク
電流が少なく電極間容量が小さくて動作速度が速く、短
チャンネル化が容易で個別デバイスとしてばかりでなく
、集積回路、サイリスタ、フォトトランジスタにも適用
でき、その工業的価１直は高い。
電流が少なく電極間容量が小さくて動作速度が速く、短
チャンネル化が容易で個別デバイスとしてばかりでなく
、集積回路、サイリスタ、フォトトランジスタにも適用
でき、その工業的価１直は高い。
第１図は、本発明の実施例によるトランジスタの断面構
造例、第２図は従来のパンチスルーＭＯ８Ｆ Ｅ Ｔの
構造例、第３図は従来のパンデスルーＭＯ８ＦＥＴの特
性例である。
造例、第２図は従来のパンチスルーＭＯ８Ｆ Ｅ Ｔの
構造例、第３図は従来のパンデスルーＭＯ８ＦＥＴの特
性例である。
Claims (1)
- （１）上部に凸部を有する第１導電型高不純物密度の第
１の半導体領域（４４）と、前記第１の半導体領域の上
部に形成されたチャンネル領域となる第１導電型の、誘
電率εで不純物密度Ｎ＿ｐ＝１０＾１＾２〜１０＾１＾
６ｃｍ＾−＾３の第２の半導体領域（４２）と、前記第
２の半導体領域の表面でかつ、前記第１の半導体領域の
凸部の上部に形成された第２導電型高不純物密度のソー
ス領域（４１）と、 前記第２の半導体領域の表面に形成されたドレイン領域
（４３）と、前記第２の半導体領域の表面に形成された
絶縁膜（４９）と、前記ソース領域と前記ドレイン領域
との間で、前記ソース領域の近傍の前記第２の半導体領
域の表面に形成されたゲート電極（４５）と、前記ドレ
イン領域およびソース領域の表面に形成されたドレイン
電極（４３′）およびソース電極（４１′）とで構成さ
れるエンハンスメント型絶縁ゲートトランジスタにおい
て、前記ドレイン領域から延びる空乏層が前記ソース領
域近傍まで延びてほとんどパンチングスルーし、 前記第２の半導体領域の最も狭い部分の幅Ｗが、ｑを素
電荷とし、Ｖ＿ｂ＿１を第１の半導体領域と第２の半導
体領域との間の拡散電位とした時、 Ｗ≒（２ε／［ｑＮ＿ｐ］Ｖ＿ｂ＿１）＾１＾／＾２で
与えられることを特徴とするエンハンスメント型絶縁ゲ
ートトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25771687A JPS63132480A (ja) | 1987-10-13 | 1987-10-13 | エンハンスメント型絶縁ゲート・トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25771687A JPS63132480A (ja) | 1987-10-13 | 1987-10-13 | エンハンスメント型絶縁ゲート・トランジスタ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP288178A Division JPS5526601A (en) | 1978-01-14 | 1978-01-14 | Semiconductor apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132480A true JPS63132480A (ja) | 1988-06-04 |
| JPH0376789B2 JPH0376789B2 (ja) | 1991-12-06 |
Family
ID=17310112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25771687A Granted JPS63132480A (ja) | 1987-10-13 | 1987-10-13 | エンハンスメント型絶縁ゲート・トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63132480A (ja) |
-
1987
- 1987-10-13 JP JP25771687A patent/JPS63132480A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376789B2 (ja) | 1991-12-06 |
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