JPS63100813A - Digital circuit - Google Patents
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- JPS63100813A JPS63100813A JP24656086A JP24656086A JPS63100813A JP S63100813 A JPS63100813 A JP S63100813A JP 24656086 A JP24656086 A JP 24656086A JP 24656086 A JP24656086 A JP 24656086A JP S63100813 A JPS63100813 A JP S63100813A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル回路に関し、特にオープンコレク
タ出力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to digital circuits, and more particularly to open collector output circuits.
うに、コレクターが抵抗Ｒ１を介して電源瑞子３に接続
され、ベースは入力端子１に接続された位相分割用トラ
ンジスタＱ１のエミッタがプルダウントランジスタＱｚ
のベース及びコレクター、及び出力トランジスタＱ３の
ベースに共通に接続され、このプルダウントランジスタ
Ｑ冨のエミッタＦｉ抵抗Ｒ２を介して接地端子４に接続
され、出方トランジスタＱｓのコレクターは出力端子２
に接続され、エミッタは接地端子４に接続される構成と
なっていた。ここでトランジスタＱ１〜Ｑ３ｕ、−ｔｏ
ベース・コレクタ間をシ曹ットキーダイオードでクラン
プされている。In other words, the emitter of the phase-dividing transistor Q1 whose collector is connected to the power source 3 via the resistor R1 and whose base is connected to the input terminal 1 is the pull-down transistor Qz.
The base and collector of the output transistor Qs are commonly connected to the base and the base of the output transistor Q3, and the emitter Fi of this pull-down transistor Q is connected to the ground terminal 4 via the resistor R2, and the collector of the output transistor Qs is connected to the output terminal 2.
The emitter was connected to the ground terminal 4. Here, transistors Q1 to Q3u, -to
The base and collector are clamped with a slit key diode.
この従来の回路において出方に接続される負荷が複線で
囲まれた領域内に示す等価回路で表わされる場合を考え
ると、入力端子１がローレベルのとき、トランジスタＱ
１は、オンするので、トランジスタＱ３もオフし、出力
端子２μ、火攻の接続により決まるハイレベルとなる。Considering the case where the load connected to the output side of this conventional circuit is represented by the equivalent circuit shown in the area surrounded by double lines, when input terminal 1 is at low level, transistor Q
Since transistor Q3 is turned on, transistor Q3 is also turned off, and becomes a high level determined by the connection between the output terminal 2μ and the fire source.
このとき、出力端子２に接続される負荷容ｉＣ１は抵抗
Ｒｓ ｆ介して電源３′から流れ出る電流によシ充電さ
れる。At this time, the load capacitor iC1 connected to the output terminal 2 is charged by the current flowing from the power supply 3' via the resistor Rsf.
次に、入力端子１がローレベルからハイレベルに切り換
わる場合、トランジスタＱｌがオンするためトランジス
タＱ３にベース’を流が供給されトランジスタＱ３もオ
ンする。このとき、負荷容量Ｃ１に充電されていた電荷
が放電され出力端子２はローレベルとなる。Next, when the input terminal 1 switches from the low level to the high level, the transistor Ql is turned on, so a base current is supplied to the transistor Q3, and the transistor Q3 is also turned on. At this time, the charge stored in the load capacitor C1 is discharged, and the output terminal 2 becomes low level.
上述した従来のオープン・コレクタ回ｋＨ１、出力電圧
の立下がシ時のスピードが遅いという問題があった。す
なわち、入力端子ｌがローレベル状態からハイレベル状
態に変化する場合、トランジスタＱｌ及びＱｓはオフか
らオンに切シ換わる。The above-mentioned conventional open collector circuit kH1 has a problem in that the falling speed of the output voltage is slow. That is, when the input terminal l changes from a low level state to a high level state, transistors Q1 and Qs are switched from off to on.
−万、出力端子２も負荷容量Ｃ１が充電された、次段の
接続によシ決まるハイレベル状態から負荷容ｉ１ Ｃ１
の電荷を放電させてローレベルとなる。- 10,000, output terminal 2 also has load capacitance C1 charged, from the high level state determined by the connection of the next stage, load capacitance i1 C1
discharges the charge and becomes low level.
このとき、出力端子２に接続される負荷答証の電荷を放
電させる経路はトランジスタＱｓのみのため、出力がハ
イレベルからローレベルに切換わるのが遅いという欠点
があった。At this time, since the only path for discharging the charge of the load connected to the output terminal 2 is the transistor Qs, there is a drawback that the output is slow to switch from high level to low level.
本発明の目的は、出力の立下がシ時のスイッチング・ス
ピードが大きいオープンコレクタ回路を提供するもので
ある。An object of the present invention is to provide an open collector circuit that has a high switching speed when the output falls quickly.
本発明の回路は、コレクタが接続手段を介して電源ライ
ンに接続され、ベースが入力端子に接続された第１のト
ランジスタと、ベースがこの第１のトランジスタのエミ
ッタに接続され、コレクタが出力端子に接続され、エミ
ッタが基準電位源に接続された第２のトランジスタと、
第１のトランジスタと第２のトランジスタとのコレクタ
間に、第１および第２のトランジスタが導通した時に電
流が流れかつ第１および第２のトランジスタが遮断した
時に電流が遮断されるように挿入されたダイオードとを
含むことｔ−％徴としている。The circuit of the present invention includes a first transistor whose collector is connected to a power supply line via a connecting means and whose base is connected to an input terminal, and whose base is connected to the emitter of this first transistor and whose collector is an output terminal. a second transistor connected to the reference potential source and having its emitter connected to the reference potential source;
A transistor is inserted between the collectors of the first transistor and the second transistor so that a current flows when the first and second transistors conduct and current is cut off when the first and second transistors are cut off. It is assumed that the t-% characteristic includes a diode.
このようにダイオード全第３図に示す従来の回路におい
て、トランジスタＱ３とＱｌのそれぞれのコレクタ間に
接続することによシ、出力が・・イレペルからローレベ
ルに変化する際の負荷容量の放電経路を、あまり素子数
全増加させることなく。In this way, in the conventional circuit shown in Figure 3, the diode is connected between the respective collectors of transistors Q3 and Ql, thereby creating a discharge path for the load capacitance when the output changes from low level to low level. , without increasing the total number of elements too much.
分散させることができ、もってスイッチングスピードを
高めることができる。can be distributed, thereby increasing switching speed.
次に、本発明の実施例について図面を図いて説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明の第１の実施例におけるオープン・コ
レクタ回路を示す図である。この回路は第３図に示した
従来の回路において、トランジスタＱ３のコレクタとト
ランジスタＱ１０コレクタとの間に、ダイオードＤＩを
、そのアノード側をトランジスタＱ３のコレクタに接続
するようＶＣ，接続し、また抵抗Ｒ１とトランジスタＱ
ｌのコレクタとの間に、ダイオードＤｚを、そのカソー
ド側がトランジスタＱ１のコレクタに接続するように、
接続したもので、他の点については、第３図に示した従
来例の回路と同様である。FIG. 1 is a diagram showing an open collector circuit in a first embodiment of the present invention. This circuit differs from the conventional circuit shown in FIG. 3 in that a diode DI is connected between the collector of transistor Q3 and the collector of transistor Q10, and VC is connected so that its anode side is connected to the collector of transistor Q3. R1 and transistor Q
A diode Dz is connected between the collector of the transistor Q1 and the collector of the transistor Q1, so that its cathode side is connected to the collector of the transistor Q1.
In other respects, the circuit is the same as the conventional circuit shown in FIG.
次に、本実施例の回路の動作について説明する。Next, the operation of the circuit of this embodiment will be explained.
出力に接続される負荷が破線で囲まれた領域内に示す等
価回路で表わされる場合を考えると、入力端子電圧がロ
ーレベルのとき、トランジスタＱ！がオフとなるためト
ランジスタＱｚ もオフし、出力端子２は次段の接続で
決まる抵抗Ｒ３によシ負荷容量Ｃ１が充電されノ・イレ
ペルとなる。逆に、入力端子電圧がローレベルからハイ
レベルとなると、トランジスタＱｓがオンとなるため、
トランジスタＱ２のベースにベース電流が供給されトラ
ンジスタＱ３はオンする。このとき負荷容１ｉＣｔに充
電されていた電荷がトランジスタＱ３だけでなく、ダイ
オードＤ１を通ってトランジスタＱ１を流れるので、出
力レベルがハイレベルからローレベルに変化するのに要
する時間が短縮される。Considering the case where the load connected to the output is represented by the equivalent circuit shown in the area surrounded by the broken line, when the input terminal voltage is at a low level, the transistor Q! is turned off, the transistor Qz is also turned off, and the load capacitance C1 at the output terminal 2 is charged by the resistor R3, which is determined by the connection at the next stage, and becomes a current. Conversely, when the input terminal voltage goes from low level to high level, transistor Qs turns on, so
A base current is supplied to the base of transistor Q2, turning on transistor Q3. At this time, the charge stored in the load capacitor 1iCt flows not only through the transistor Q3 but also through the transistor Q1 through the diode D1, so that the time required for the output level to change from high level to low level is shortened.
従来回路では、トランジスタＱ３たけで放電電流を吸収
していたので出力のハイレベルからローレベルのスイッ
チング・スピードが遅かったが、本実施例によると、放
電経路が２つに分れるため従来に比べ速くなる。またダ
イオードＤｚは、ダイオードＤ１を挿入したことによる
耐圧低下を防ぐ機能を有する。すなわち、オープン・コ
レクタ出力回路は、パスライン等に接続される可能性が
高く、出力端子に電源電圧よ）高い電圧が印加されるこ
ともあり十分な出力耐圧が必要であるため、ダイオード
Ｄ２を挿入し高耐圧を保たせている。In the conventional circuit, the discharge current was absorbed only by the transistor Q3, so the switching speed from the high level to the low level of the output was slow. However, according to this embodiment, the discharge path is divided into two, so the switching speed is slow compared to the conventional circuit. It gets faster. Furthermore, the diode Dz has a function of preventing a drop in breakdown voltage due to the insertion of the diode D1. In other words, an open collector output circuit is likely to be connected to a pass line, etc., and a voltage higher than the power supply voltage may be applied to the output terminal, so sufficient output withstand voltage is required. It is inserted to maintain high voltage resistance.
第２図は、本発明の第２の実施例のオープン・コレクタ
回路を示す図である。本実施例は第３図に示した従来の
オープン会コレクタ回路において、トランジスタＱ３の
コレクタとトランジスタＱｌのコレクタとの間にベース
をコレクタと短絡させたトランジスタＱ４を、そのエミ
ッタがトランジスタＱ１のコレクタに接続するように、
接続し、また抵抗Ｒ１とトランジスタＱｔのコレクタと
の間にベースをコレクタと短絡させたトランジスタＱｓ
を、そのエミッタがトランジスタＱｓのコレクタに接続
するように、接続している。FIG. 2 is a diagram showing an open collector circuit according to a second embodiment of the present invention. In this embodiment, in the conventional open collector circuit shown in FIG. 3, a transistor Q4 whose base is short-circuited to the collector is placed between the collector of the transistor Q3 and the collector of the transistor Ql, and its emitter is connected to the collector of the transistor Q1. to connect,
and a transistor Qs whose base is shorted to the collector between the resistor R1 and the collector of the transistor Qt.
is connected such that its emitter is connected to the collector of transistor Qs.
本実施例の回路動作は、第１の実施例と同様であるので
ここでは省略する。なお以上の実施例では、ｐ−ｎダイ
オードとトランジスタのみを用いたが、この他シｌット
キーダイオードやショットキーダイオード付トランジス
タの各組み合わせにも適用できる。The circuit operation of this embodiment is the same as that of the first embodiment, and therefore will not be described here. In the above embodiments, only pn diodes and transistors are used, but other combinations of Schottky diodes and transistors with Schottky diodes can also be used.
以上説明したように、本発明によれば、ダイオードＤｓ
をトランジスタＱ３ のコレクタとトランジスタＱｌの
コレクタの間に、そのアノード側をトランジスタＱ３の
コレクタに接続するように挿入接続させることによシ、
出力電圧の立下り時におけるスイッチングスピードを速
めることができる。As explained above, according to the present invention, the diode Ds
By inserting and connecting between the collector of transistor Q3 and the collector of transistor Ql so that its anode side is connected to the collector of transistor Q3,
The switching speed when the output voltage falls can be increased.
尚、各実施例において負荷は等価回路で示したが、負荷
容量Ｃ１は次段のトランジスタの入力容重であることも
あり、この場合にも上記と同様の効果が期待される。In each embodiment, the load is shown as an equivalent circuit, but the load capacitance C1 may be the input capacitance of the next stage transistor, and the same effect as described above is expected in this case as well.
第１図扛、本発明の第１の実り例におけるオープン・コ
レクタ回路を示す回路図、第２図は、本発明の第２の実
施１すを示すオープン・コレクタ回路図、第３図は、従
来のオープン・コレクタ回路の回路図である。
１・・・・・・入力端子、２・・・・・・出力端子、３
．３’・・・・・・電源端子、４・・・・・・接地端子
、Ｑｌ〜Ｑｓ・・・・・・トランジスタ、Ｒ１，Ｒ２，
Ｒ３・・・・・・抵抗、ＤＩ、１）２・・・・・・ダイ
オード、Ｃ１・・・・・・負荷容量。Fig. 1 is a circuit diagram showing an open collector circuit in a first embodiment of the present invention, Fig. 2 is an open collector circuit diagram showing a second embodiment of the invention, and Fig. 3 is a circuit diagram showing an open collector circuit in a first embodiment of the present invention. 1 is a circuit diagram of a conventional open collector circuit. 1...Input terminal, 2...Output terminal, 3
．． 3'...Power terminal, 4...Ground terminal, Ql~Qs...Transistor, R1, R2,
R3...Resistance, DI, 1)2...Diode, C1...Load capacitance.
Claims (1)
ースが入力端子に接続された第１のトランジスタと、ベ
ースが前記第１のトランジスタのエミッタに接続され、
コレクタが出力端子に接続され、エミッタが基準電位源
に接続された第２のトランジスタと、前記第１のトラン
ジスタと前記第２のトランジスタとのコレクタ間に、前
記第１および第２のトランジスタが導通した時に電流が
流れかつ前記第１および第２のトランジスタが遮断した
時に電流が遮断されるように挿入されたダイオードとを
含むことを特徴とするディジタル回路。a first transistor having a collector connected to a power supply line via a connecting means and a base connected to an input terminal; a base connected to the emitter of the first transistor;
a second transistor whose collector is connected to the output terminal and whose emitter is connected to a reference potential source; and the first and second transistors are electrically connected between the collectors of the first transistor and the second transistor. a diode inserted so that a current flows when the first and second transistors are cut off, and a current is cut off when the first and second transistors are cut off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24656086A JPS63100813A (en) | 1986-10-16 | 1986-10-16 | Digital circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24656086A JPS63100813A (en) | 1986-10-16 | 1986-10-16 | Digital circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100813A true JPS63100813A (en) | 1988-05-02 |
Family
ID=17150230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24656086A Pending JPS63100813A (en) | 1986-10-16 | 1986-10-16 | Digital circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100813A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169020A (en) * | 1985-01-15 | 1986-07-30 | テキサス インスツルメンツ インコーポレイテツド | Variable speed up circuit for ttl type gate |
-
1986
- 1986-10-16 JP JP24656086A patent/JPS63100813A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61169020A (en) * | 1985-01-15 | 1986-07-30 | テキサス インスツルメンツ インコーポレイテツド | Variable speed up circuit for ttl type gate |
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