JPS6266724A - Automatic gain control circuit - Google Patents
Automatic gain control circuitInfo
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- JPS6266724A JPS6266724A JP20453385A JP20453385A JPS6266724A JP S6266724 A JPS6266724 A JP S6266724A JP 20453385 A JP20453385 A JP 20453385A JP 20453385 A JP20453385 A JP 20453385A JP S6266724 A JPS6266724 A JP S6266724A
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- signal
- control circuit
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル伝送方式において、伝送路信号を受
信し、伝送路損失を補償すると共に波形等化を施す自動
利得制御回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an automatic gain control circuit that receives a transmission line signal, compensates for transmission line loss, and performs waveform equalization in a digital transmission system.
従来の技術
一般にディジタル伝送方式においては、伝送路損失のば
らつきを補償するために、伝送路信号受信部にて等化増
幅器の自動利得制御(以下AGCと呼ぶ)を実施してい
る。2. Description of the Related Art In general, in digital transmission systems, automatic gain control (hereinafter referred to as AGC) of an equalizing amplifier is performed in a transmission line signal receiving section in order to compensate for variations in transmission line loss.
従来、この種の自動利得制御回路は第3図にその一例を
示すように、等化増幅器1と、尖頭値検出器2と、直流
増幅器3と、フレーム同期回路6とからなり、等化増幅
器1の出力信号の尖頭値を尖頭値検出器2で検出し、こ
の検出信号を直流増幅器3によって増幅してAGC9圧
とし、これを等化増幅器1のAGC信号入力端子13に
与えるものであった。ここで、フレーム同期回路6はフ
レーム同期を確立するためのものである。Conventionally, this type of automatic gain control circuit consists of an equalization amplifier 1, a peak value detector 2, a DC amplifier 3, and a frame synchronization circuit 6, as shown in FIG. The peak value of the output signal of the amplifier 1 is detected by the peak value detector 2, this detection signal is amplified by the DC amplifier 3 to obtain AGC9 voltage, and this is applied to the AGC signal input terminal 13 of the equalizing amplifier 1. Met. Here, the frame synchronization circuit 6 is for establishing frame synchronization.
そしてこの直流増幅器3の出力のAGC電圧は、伝送路
信号が間断なく到来する場合に、これに細かに追随せず
一定値を保つように、ある程度時定数を大きくしである
。すなわち、AGC電圧の戻り時間が大きくなっている
。The time constant of the AGC voltage output from the DC amplifier 3 is increased to a certain extent so that when the transmission line signal arrives without interruption, the voltage does not closely follow the transmission line signal and maintains a constant value. That is, the return time of the AGC voltage is longer.
また近年ディジタル伝送方式の一つとして、信号を送受
する2局間で1つの伝送路に時分割でバースト信号を交
互にのせて送信し合うピンポン伝送と呼ばれる通信方式
がある。この通信方式における時間軸上での信号の送り
方は、第2図(a)に示すようにA局から送信するバー
スト信号101と、B局から送信するバースト信号10
2とからなっている。In addition, as one of the digital transmission methods in recent years, there is a communication method called ping-pong transmission in which two stations transmitting and receiving signals alternately transmit burst signals on one transmission path in a time-division manner. In this communication system, signals are sent on the time axis as shown in FIG. 2(a): a burst signal 101 transmitted from station A and a burst signal 10 transmitted from station B.
It consists of 2.
さて、一般に伝送路には相加される雑音として振幅の大
きいインパルス性雑音が存在し、受信信号に誤シを生じ
させているが、このインパルス性雑音が相加される毎に
AGC制御信号レベルが追随して変化し、時定数が大き
いために正常レベルに戻るまでに時間がかかシ、長い時
間にわたって誤りを波及させていた。特に第2図(b)
に示す送信信号のないTlの間にインパルス性雑音が相
加されると、AGC制御信号レベルは全< 0.、(=
号状態から振幅大の信号状態に変化するため、レベルの
変化が最大となり、AGC時定数が大きいために、この
後に到来するバースト信号受信時T。までAGC制御信
号は残っており、バースト信号受信時T0にデータが誤
って受信されるという欠点があった0
発明が解決しようとする問題点
本発明の目的は、上記の欠点、すなわちインパルス性雑
音が相加して、受信データに誤りが発生するという問題
点を解決した自動利得制御回路を提供することにある〇
問題点を解決するための手段
本発明は上述の問題点を解決するために、等化増幅器と
、この出力の尖頭値を検出する尖頭値検出回路と、この
出力を直流増幅する直流増幅器と、この直流増幅器の出
力を等化増幅器のAGC端子に供給するための第1のア
ナログスイッチと、固定直流制御電圧を同じ(AGC端
子に供給するための第2のアナログスイッチと、等化増
幅器の出力に接続するフレーム同期回路と、このフレー
ム同期回路の出力により、第1および第2のアナログス
イッチを交互に開閉するスイッチ制御回路とからなる構
成を採用するものである。Now, in general, there is impulsive noise with large amplitude as added noise on the transmission path, causing errors in the received signal, but each time this impulsive noise is added, the AGC control signal level increases. The current level changes accordingly, and because the time constant is large, it takes time to return to the normal level, causing the error to spread over a long period of time. Especially Figure 2(b)
When impulsive noise is added during Tl with no transmitted signal as shown in , the AGC control signal level becomes less than 0. , (=
Since the signal state changes from a signal state to a signal state with a large amplitude, the change in level is maximum, and since the AGC time constant is large, T when receiving a burst signal that arrives after this. The AGC control signal remains until then, and there is a drawback that data is erroneously received at T0 when receiving a burst signal.Problems to be Solved by the InventionThe purpose of the present invention is to solve the above-mentioned drawbacks, that is, impulsive noise. An object of the present invention is to provide an automatic gain control circuit that solves the problem that errors occur in received data due to addition of errors. , an equalizing amplifier, a peak value detection circuit for detecting the peak value of this output, a DC amplifier for DC amplifying this output, and an equalizing amplifier for supplying the output of this DC amplifier to the AGC terminal of the equalizing amplifier. A second analog switch for supplying the same fixed DC control voltage to the AGC terminal, a frame synchronization circuit connected to the output of the equalization amplifier, and an output of this frame synchronization circuit, and a switch control circuit that alternately opens and closes the second analog switch.
作用
本発明は上述のように構成したので、バースト信号が到
来すると、フレーム同期回路によりフレーム同期を確立
したのち、この確立信号に基いてスイッチ制御回路が第
1のアナログスイッチおよび第2のアナログスイッチを
交互に切り替えて、バースト信号到来時には、等化増幅
器の出力の尖頭値を尖頭値検出回路で検出し、直流増幅
器を経たAGC電圧を第1のアナログスイッチから等化
回路のAGC端子に供給し、バースト信号のない時には
、第2のアナログスイッチから等化増幅器のAGC端子
に等化増幅器の利得が最小になるような固定直流制御電
圧が供給される。したがって、バースト信号のない時に
インパルス性の雑音が相加されても、直流増幅器の出力
のAGC電圧はほとんど変化がなく、次にバースト信号
が到来した時に正常なAGC回路動作をするようになる
。Operation Since the present invention is configured as described above, when a burst signal arrives, the frame synchronization circuit establishes frame synchronization, and then, based on this establishment signal, the switch control circuit controls the first analog switch and the second analog switch. When a burst signal arrives, the peak value of the output of the equalization amplifier is detected by the peak value detection circuit, and the AGC voltage that has passed through the DC amplifier is sent from the first analog switch to the AGC terminal of the equalization circuit. When there is no burst signal, a fixed DC control voltage is supplied from the second analog switch to the AGC terminal of the equalizing amplifier so that the gain of the equalizing amplifier is minimized. Therefore, even if impulsive noise is added when there is no burst signal, the AGC voltage output from the DC amplifier hardly changes, and the AGC circuit operates normally when the next burst signal arrives.
実施例 次に本発明の実施例について図面を参照して説明する。Example Next, embodiments of the present invention will be described with reference to the drawings.
本発明の一実施例をブロック図で示す第1図を参照する
と、本発明の自動利得制御回路は、等化増幅器1と、尖
頭値検出器2と、直流増幅器3と、アナログスイッチ4
および5と、フレーム同期回路6と、スイッチ制御回路
7とからなっている。Referring to FIG. 1, which shows a block diagram of an embodiment of the present invention, the automatic gain control circuit of the present invention includes an equalizing amplifier 1, a peak value detector 2, a DC amplifier 3, and an analog switch 4.
and 5, a frame synchronization circuit 6, and a switch control circuit 7.
次に本回路の動作を説明する。伝送路から入力端子11
にバースト信号が到来すると、フレーム同期回路6によ
りフレーム同期を確立した後、この確立信号に基づいて
スイッチ制御回路7から第2図(a) K示すB局にて
A局からの101の信号を受信する時には、第2図(b
)に示す制御信号が出力され、時間T0の間はアナログ
スイッチ4を閉じ、アナログスイッチ5を開き、次の時
間T!の間は逆にアナログスイッチ4を開き、アナログ
スイッチ5を閉じるように制御される。またアナログス
イッチ5に与えられているVrefは等化増幅器1の利
得を最小に制御するようにする固定電圧である。したが
って、バースト信号を受信しているT。Next, the operation of this circuit will be explained. Input terminal 11 from transmission line
When a burst signal arrives, the frame synchronization circuit 6 establishes frame synchronization, and then, based on this establishment signal, the switch control circuit 7 transmits the signal 101 from the A station at the B station shown in FIG. When receiving data, see Figure 2 (b).
) is output, analog switch 4 is closed during time T0, analog switch 5 is opened, and the next time T! During this period, the analog switch 4 is opened and the analog switch 5 is closed. Further, Vref applied to the analog switch 5 is a fixed voltage that controls the gain of the equalization amplifier 1 to a minimum. Therefore, T receiving the burst signal.
の間は通常のAGC回路動作をし、次に信号を受信して
いないTlの間はAGC利得は最小に固定されるので、
インパルス性雑音が相加されても直流増幅器3の出力の
AGC制御信号は#1とんど変化がなく、次にバースト
信号が到来した時に正常なAGC回路動作をする。During this period, the AGC circuit operates normally, and then during Tl, when no signal is received, the AGC gain is fixed to the minimum.
Even when impulsive noise is added, the AGC control signal #1 output from the DC amplifier 3 hardly changes, and the AGC circuit operates normally when the next burst signal arrives.
したがって、ピンポン伝送方式において、バースト信号
非受信時にインパルス性雑音が伝送路に相加しても、受
信端にて受信データ誤りが少なくなるという利点がある
。Therefore, the ping-pong transmission system has the advantage that even if impulsive noise is added to the transmission path when a burst signal is not received, errors in received data at the receiving end are reduced.
発明の効果
以上に説明したように、本発明によれば、アナログスイ
ッチと、このスイッチを制御するスイッチ制御回路とを
設けたことにより、ピンポン伝送方式において、バース
ト信号非受信時にインパルス性雑音が伝送路に相加して
も、受信端で受信データに誤りが発生しないという効果
がある。Effects of the Invention As explained above, according to the present invention, by providing an analog switch and a switch control circuit that controls the switch, impulsive noise is transmitted when a burst signal is not received in a ping-pong transmission system. This has the effect that no error will occur in the received data at the receiving end even if the signal is added to the signal.
第1図は本発明によるAGC回路の一実施例のブロック
図、第2図(a)はピンポン伝送におけるA局とB局と
の間におけるバースト信号の受は渡しを時間軸上にて示
した説明図、第2図(b)は@1図でのアナログスイッ
チの開閉制御信号を第2図(a)の時間と対応させて示
した説明図、第3図は従来のAGC回路の一例のブロッ
ク図である。
1・・・・・・等化増幅器、2・・・・・・尖頭値検出
器、3・・・・・・直流増幅器、4,5・・団・アナロ
グスイッチ、6・・・・・・フレーム同期回路、7・・
・・・・スイッチ制御回路、11・・・・・・伝送路信
号入力端子、12・・・・・・等化信号出力端子、13
・・・・・・AGC信号信号入子端子4゜15・・・・
・・アナログスイッチ制御端子、1o1・旧・・A局か
らのバースト信号、1o2・・団・B局からのバースト
信号、To・・・・・・信号受信時、TI・旧・・無信
号時。
匝ト−゛−7:Fig. 1 is a block diagram of an embodiment of the AGC circuit according to the present invention, and Fig. 2 (a) shows the receiving and passing of burst signals between stations A and B in ping-pong transmission on the time axis. An explanatory diagram, Figure 2(b) is an explanatory diagram showing the open/close control signal of the analog switch in Figure @1 in correspondence with the time in Figure 2(a), and Figure 3 is an example of a conventional AGC circuit. It is a block diagram. 1...Equalizing amplifier, 2...Peak value detector, 3...DC amplifier, 4, 5...Group analog switch, 6...・Frame synchronization circuit, 7...
... Switch control circuit, 11 ... Transmission line signal input terminal, 12 ... Equalization signal output terminal, 13
...AGC signal signal nesting terminal 4゜15...
・・Analog switch control terminal, 1o1・old・・burst signal from station A, 1o2・・burst signal from group/B station, To・・・・when receiving a signal, TI・old・・when no signal .匝-゛-7:
Claims (1)
幅器の出力の尖頭値を検出する検出器と、この検出器の
出力を増幅して、前記等化増幅器の利得制御端子に供給
する直流増幅器と、前記等化増幅器の出力からフレーム
同期を確立するフレーム同期回路とからなる自動利得制
御回路において、前記等化増幅器の利得制御端子に対し
て、前記直流増幅器の出力と固定直流制御電圧とをそれ
ぞれ切替えて接続する第1および第2のアナログスイッ
チと、前記フレーム同期回路によってフレーム同期が確
立された後、その確立信号をもとに前記第1および第2
のアナログスイッチを交互に開閉するスイッチ制御回路
とを設けたことを特徴とする自動利得制御回路。an equalizing amplifier that equalizes and amplifies the burst signal; a detector that detects the peak value of the output of the equalizing amplifier; and a detector that amplifies the output of the detector and supplies the amplified signal to a gain control terminal of the equalizing amplifier. In an automatic gain control circuit consisting of a DC amplifier and a frame synchronization circuit that establishes frame synchronization from the output of the equalization amplifier, the output of the DC amplifier and a fixed DC control voltage are connected to the gain control terminal of the equalization amplifier. After frame synchronization is established by the frame synchronization circuit and the first and second analog switches that respectively switch and connect the first and second
1. An automatic gain control circuit comprising: a switch control circuit that alternately opens and closes an analog switch.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20453385A JPS6266724A (en) | 1985-09-18 | 1985-09-18 | Automatic gain control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20453385A JPS6266724A (en) | 1985-09-18 | 1985-09-18 | Automatic gain control circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6266724A true JPS6266724A (en) | 1987-03-26 |
Family
ID=16492115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20453385A Pending JPS6266724A (en) | 1985-09-18 | 1985-09-18 | Automatic gain control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6266724A (en) |
-
1985
- 1985-09-18 JP JP20453385A patent/JPS6266724A/en active Pending
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