JPS6265383A - Surge absorbing element - Google Patents

Surge absorbing element

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JPS6265383A
JPS6265383A JP20344885A JP20344885A JPS6265383A JP S6265383 A JPS6265383 A JP S6265383A JP 20344885 A JP20344885 A JP 20344885A JP 20344885 A JP20344885 A JP 20344885A JP S6265383 A JPS6265383 A JP S6265383A
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豊 林
Masaaki Sato
正明 佐藤
Hiroaki Yoshihara
吉原 弘章
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MITAKA DENSHI KAGAKU KENKYUSHO KK
SANKOOSHIYA KK
National Institute of Advanced Industrial Science and Technology AIST
Sankosha Co Ltd
Original Assignee
MITAKA DENSHI KAGAKU KENKYUSHO KK
SANKOOSHIYA KK
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Sankosha Co Ltd
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Abstract

PURPOSE:To make the control of breakdown voltage and clamp voltage considerably simple and highly accurate by absorbing a surge current by punch-through between a first semiconductor region and a third region and specifying a clamp voltage by a breakdown voltage of a rectifying junction between a fourth and a fifth regions. CONSTITUTION:When a reverse bias is applied to a p-n junction between a first semiconductor region 1 and a second semiconductor region 2, a produced depletion layer reaches a third region 3 and a punch-through state starts. When the product of an element current and a resistance of the second semiconductor region 3 sandwiched with the third region 3 and the first region 1 becomes equal to a forward voltage of the p-n junction diode composed of the regions 2 and 3, positive feedback phenomenon occurs. Accordingly, a clamp voltage as an element becomes the seem of a breakdown voltage in a rectifying junction of the fourth and fifth semiconductor regions 4 and 5 and a low voltage between the third and fourth regions and if an impurity concentration of the fourth semiconductor region 4 is properly determined, it can be determined arbitralily.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、雷やスイッチング・サージ等、各種サージ要
因に基〈異常電圧から電気回路系を保護するためのサー
ジ吸収素子に関し、特にパンチスルー現象を利用したサ
ージ吸収素子に関する。
[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a surge absorption element for protecting an electric circuit system from abnormal voltages caused by various surge factors such as lightning and switching surges, and in particular relates to a surge absorption element for protecting an electric circuit system from abnormal voltages caused by various surge factors such as lightning and switching surges. This invention relates to a surge absorption element that utilizes the phenomenon.

〈従来の技術〉 サージ吸収素子とは、“降伏電圧”と呼ばれる規定電圧
値以上の高電圧が印加されたとき、以降の過程において
自身の内に等価的な低インピーダンス電流線路を形成す
ることにより、その高電圧に伴う大電流を吸収し、素子
両端電圧を一定電圧値以下にクランプして、保護すべき
電気回路系にそうした異常電圧の影響が及ばないようす
るものを言うが、従来において市場に供されているもの
のほとんどは、その動作メカニズムが雪崩(なだれ)降
伏原理によるものであった。
<Prior art> A surge absorbing element is a surge absorbing element that, when a high voltage higher than a specified voltage value called "breakdown voltage" is applied, it absorbs electricity by forming an equivalent low-impedance current line within itself in the subsequent process. , which absorbs the large current associated with the high voltage and clamps the voltage across the element below a certain voltage value to prevent the abnormal voltage from affecting the electrical circuit system to be protected. The operating mechanism of most of the devices used for this purpose was based on the avalanche yield principle.

すなわち、pn接合によるダイオード構造またはトラン
ジスタのダイオード接続構造に逆バイアスを印加したと
きの雪崩降伏電圧をしてサージ吸収素子としての降伏電
圧を規定していた。
That is, the avalanche breakdown voltage when a reverse bias is applied to a pn junction diode structure or a transistor diode connection structure is used to define the breakdown voltage as a surge absorbing element.

〈発明が解決しようとする問題点〉 従来の雪崩降伏原理によるサージ吸収素子においては、
上記のように、その雪崩降伏電圧そのものが、サージ吸
収素子としての特性を云々する場合に使われる“降伏電
圧”を直接に規定するものとなる。
<Problems to be solved by the invention> In the conventional surge absorption element based on the avalanche yield principle,
As mentioned above, the avalanche breakdown voltage itself directly defines the "breakdown voltage" used when evaluating the characteristics of a surge absorbing element.

しかし一方、こうした従来素子における雪崩降伏電圧は
、 pn接合を形成する円領域の中、高比抵抗側を形成
する一方の半導体領域、したがって一般に半導体基板の
不純物濃度の如何により、略イー義的に定まってしまう
However, on the other hand, the avalanche breakdown voltage in such conventional elements depends on the impurity concentration of one of the semiconductor regions forming the high resistivity side of the circular region forming the pn junction, and thus generally of the semiconductor substrate. It becomes fixed.

そのため、こうした従来の雪崩降伏型サージ吸収素子で
は、同一の不純喘濃度の半導体基板を用いる限り、その
降伏電圧を任意に変えることはできないか、極めて難し
く、異なる降伏電圧の製品を得ようとするなら、それに
応じて不純物濃度の異なった半導体基板を用いねばなら
ない。
Therefore, in such conventional avalanche breakdown type surge absorbing elements, as long as semiconductor substrates with the same impurity concentration are used, it is impossible or extremely difficult to change the breakdown voltage arbitrarily, and it is difficult to obtain products with different breakdown voltages. Therefore, semiconductor substrates with different impurity concentrations must be used accordingly.

こうしたことは、それ自体、極めて不合理であるばかり
でなく、降伏電圧を変えると接合容量や直タ1抵抗等、
降伏電圧以外のその他の電気的特性も変わってしまうこ
とになる。換言すれば、接合容量や直列抵抗等を降伏電
圧と独立には設計できないのである。
Not only is this in itself extremely unreasonable, but changing the breakdown voltage will also change the junction capacitance, direct resistance, etc.
Other electrical characteristics besides breakdown voltage will also change. In other words, junction capacitance, series resistance, etc. cannot be designed independently of breakdown voltage.

また逆に考えれば、こうした従来素子では、意図的な場
合に限らず、例え各ロフト毎には許容公差の範囲内にあ
るとは言え、異なるロフト間では始めから不純物濃度に
バラ付きのある半導体基板が供給されてきたような場合
には、しかもそれが予め分かっていたにしても、簡単に
はこれを修正する術がなく、したがってその結果は、製
品として完成された後のサージ吸収素子の降伏電圧に関
するロフト間変動ないしバラ付きとして、そのまま正直
に反映されてしまう。
Conversely, in such conventional devices, even if each loft is within the allowable tolerance range, the impurity concentration varies from the beginning between different lofts. In the case where the board has been supplied, and even if this was known in advance, there is no easy way to correct this, and the result is that the surge absorbing element after it is completed as a product. It is honestly reflected as loft-to-loft variations or variations in breakdown voltage.

そして、こうした事情は、降伏電圧からさらにはブレー
ク・オーバ電圧と呼ばれる電圧を越えるサージを受けた
ことによって、素子がターン・オン状態となったとき以
陣のクランプ電圧に関しても同じことが言える。従来、
このクランプ電圧を自在に設計し得るものはなかったの
である。
The same can be said of the clamp voltage that occurs when the device is turned on due to a surge exceeding the breakdown voltage or even a voltage called breakover voltage. Conventionally,
There was no way to freely design this clamp voltage.

さらに、この種従来の雪崩降伏型サージ吸収素子では、
実際の物理的な構造上においても制約を生むことが多い
Furthermore, in this type of conventional avalanche breakdown type surge absorption element,
This often creates constraints in the actual physical structure.

というのも、この種サージ吸収素子において第一半導体
領域内への不純物拡散等により第二半導体領域を埋設的
に形成した場合、雪崩降伏は一般にその接合両端の電界
集中部分から起き易く、仮にそのようになると、降伏後
の入力電圧クランプ時において接合の全面積部分に亘り
均一に電流を流すことが極めて難しくなるからである。
This is because, in this type of surge absorbing element, when the second semiconductor region is formed in a buried manner by diffusion of impurities into the first semiconductor region, avalanche breakdown is generally likely to occur from the electric field concentration areas at both ends of the junction. This is because it becomes extremely difficult to flow a current uniformly over the entire area of the junction when clamping the input voltage after breakdown.

これら欠点に加うるに、上記従来素子では、降伏後の入
力電圧クランプ時において、既述したクランプ電圧が絶
対値においてもそれほど低くはならないという欠点もあ
る。雪崩降伏型の場合、むしろ、クランプ電圧の方が雪
崩降伏を生起し始めた降伏電圧よりも高くなる。
In addition to these drawbacks, the above-mentioned conventional device also has the drawback that the above-mentioned clamp voltage does not become very low in absolute value when the input voltage is clamped after breakdown. In the case of avalanche breakdown, the clamp voltage is rather higher than the breakdown voltage at which avalanche breakdown begins.

そのため、降伏後、素子内にて消費される電力は、絶対
値において相当に高いこのクランプ電圧と吸収電流との
積になり、結果として素子に多大な発熱をもたらす、こ
れは言い換えれば、熱容量の観点からして、素子に許容
できる吸収電流にかなりな制限を生むことを意味する。
Therefore, after breakdown, the power consumed within the device is the product of this clamp voltage, which is quite high in absolute value, and the absorbed current, resulting in a large amount of heat generation in the device. From this point of view, this means that this creates a significant limitation on the absorption current that can be tolerated by the device.

しかし、だからと汀って、このクランプ電圧を可能な限
り低くできれば良いかと言うとそうでもない。
However, this does not necessarily mean that it is better to lower this clamp voltage as much as possible.

というのも、この種のサージ吸収素子は、保護すべき回
路系の電源部と負荷との間にあって負荷に対して並列に
挿入されるため、用いた素子のクランプ電圧が十分に低
く、当該電源部の電源電圧よりも低いとなると、サージ
により6度ターン・オンした以上、例えその後にサージ
要因がなくなったにしてもこの素子は当該ターン・オン
状態を維持してしまい、電源エネルギを無駄に消費し続
けるからである(これを続流現象と言う)。
This is because this type of surge absorption element is inserted in parallel to the load between the power supply part of the circuit system to be protected and the load, so the clamp voltage of the element used is sufficiently low, If the voltage is lower than the power supply voltage of the device, since it has been turned on six times due to a surge, even if the surge factor disappears afterwards, this device will maintain the turned-on state, wasting power energy. This is because it continues to be consumed (this is called the follow-on phenomenon).

したがって、先の設計性との兼ね合いの問題ともなるが
、クランプ電圧は適用される回路系の電源電圧に応じて
それよりは高いがそれにできるだけ近い値に設定し得る
ことが最も望ましい、クランプ時の発熱を最少限度に抑
えることができる一方で、サージ要因が消失すれば続流
現象を起こすことなく自動リセットするからである。
Therefore, although it is a matter of balance with the aforementioned design, it is most desirable to set the clamp voltage to a value as close as possible to the power supply voltage of the circuit system to which it is applied, although it is higher than that. This is because while heat generation can be suppressed to the minimum limit, once the surge factor disappears, it will automatically reset without causing a follow-on phenomenon.

本発明は以上のような従来の実情にかんがみて成された
もので、用いる゛ト導体基板の不純物濃度ないし抵抗率
や厚味の如何に拘らず、相当程度以上の幅で設計性良く
任意の降伏電圧やクランプ電圧が得られ、したがってま
た、降伏電圧やクランプ電圧の如何によらず、接合容量
や直列抵抗等、その他の電気的特性を独立に設計するこ
ともでき、もってサージ吸収時にはクランプ電圧を降伏
電圧に比し、続流現象を起こさない下限にまで十分に低
電圧化しながら大電流をも吸収し得るサージ吸収素子を
提供せんとするものである。
The present invention has been made in view of the above-mentioned conventional circumstances, and it is possible to conduct a conductive substrate of any width with good design ease, regardless of the impurity concentration, resistivity, or thickness of the conductive substrate used. The breakdown voltage and clamp voltage can be obtained, and other electrical characteristics such as junction capacitance and series resistance can be designed independently, regardless of the breakdown voltage or clamp voltage. It is an object of the present invention to provide a surge absorbing element that can absorb a large current while reducing the voltage sufficiently to the lower limit that does not cause the following current phenomenon compared to the breakdown voltage.

〈問題点を解決するための手段〉 上記目的を達成するため、本発明においては、動作当初
の降伏メカニズムに関し従来の雪崩降伏型に代え、新た
な動作原理としてパンチスルー現象を導入する一方で、
降伏後のクランプ電圧の規定に関しては雪崩降伏または
ツェナ降伏、あるいはパンチスルー現象を利用し得る新
規な構成のサージ吸収素子として、下記のようなサージ
吸収素子を提供する。
<Means for Solving the Problems> In order to achieve the above object, in the present invention, a punch-through phenomenon is introduced as a new operating principle in place of the conventional avalanche yielding type with respect to the yielding mechanism at the initial stage of operation.
Regarding the regulation of the clamp voltage after breakdown, the following surge absorption element is provided as a surge absorption element with a novel configuration that can utilize avalanche breakdown, Zener breakdown, or punch-through phenomenon.

l) 半導体基板自体として形成されるか、または該半
導体基板に対して分離的に形成された第一導電型の第一
半導体領域と; 該第一半導体領域の上下両表面の中、一方の表面側に形
成され、上記第一導電型とは逆導電型であって上記第一
半導体領域との間でpn接合ダイオードを形成する第二
の半導体領域と;上記第一半導体領域とは反対側から上
記第一半導体領域に接触することにより、該第一半導体
領域との間の離間距離をして上記第二半導体領域の実効
厚味を規定する第三領域と:!−記第一半導体領域の上
記上下両表面の中、上記一方の表面に対向する他方の表
面側に形成されるか、またはヒ記一方の表面側において
上記第二の半導体領域に対し横方向に離間して形成され
、上記第一半導体領域と注入接合を形成する第四領域と
; 」二足温一半導体領域とは反対側から上記第四領域に接
触することにより、該第四領域との間で整流性接合を形
成する第五領域と; から成り、上記pn接合ダイオードの逆バイアスで生ず
る空乏層が対応する上記第三領域に到達したときに生ず
る上記第一半導体領域と上記第三領域との間のパンチス
ルーによりサージ電流を吸収すると共に上記第四領域と
上記第五領域との間の上記整流性接合の降伏電圧により
クランプ電圧が規定されることを特徴とするサージ吸収
素子。
l) a first semiconductor region of a first conductivity type formed as the semiconductor substrate itself or separately formed with respect to the semiconductor substrate; one of the upper and lower surfaces of the first semiconductor region; a second semiconductor region formed on the side and having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; from the side opposite to the first semiconductor region; A third region that contacts the first semiconductor region and defines the effective thickness of the second semiconductor region by determining the separation distance between the first semiconductor region and the first semiconductor region. - It is formed on the other surface side opposite to the one surface of the above-mentioned upper and lower surfaces of the first semiconductor region, or a fourth region formed spaced apart and forming an injection junction with the first semiconductor region; a fifth region forming a rectifying junction therebetween; the first semiconductor region and the third region formed when a depletion layer generated by reverse bias of the pn junction diode reaches the corresponding third region; 2. A surge absorbing element that absorbs a surge current by punch-through between the fourth region and the fifth region, and has a clamp voltage defined by a breakdown voltage of the rectifying junction between the fourth region and the fifth region.

2) 半導体基板自体として形成されるか、または該半
導体基板に対して分離的に形成された第一導電型の第一
半導体領域と; 8に第一半導体領域の上下両表面の中、一方の表面側に
形成され、上記第一導電型とは逆導電型であって上記第
一半導体領域との間でpn接合ダイオードを形成する第
二の半導体領域と;上記第一半導体領域とは反対側から
上記第二半導体領域に接触することにより、該第一半導
体領域との間の離間距離をして上記第二半導体領域の実
効厚味を規定する第三領域と;上記第一半導体領域の上
記上下両表面の中、上記一方の表面に対向する他方の表
面側に形成されるか、または上記一方の表面側において
上記第二の半導体領域に対し横方向に離間して形成され
、上記第一半導体領域と注入接合を形成する第四領域と
: 上記第一半導体領域とは反対側から上記第四領域に接触
することにより該第四領域との間で整流性接合を形成す
る第五領域と; 該第五領域に対し、さらに上記第四領域とは反対側から
整流性接合を形成する第六領域と;から成り、上記pn
接合ダイオードの逆バイアスで生ずる空乏層が対応する
上記第三領域に到達したときに生ずる上記第一半導体領
域と上記第三領域との間のパンチスルーによりサージ電
流を吸収すると共に上記第五領域を介してのパンチスル
ーによりクランプ電圧が規定されることを特徴とするサ
ージ吸収素子。
2) a first semiconductor region of a first conductivity type formed as the semiconductor substrate itself or separately formed with respect to the semiconductor substrate; a second semiconductor region formed on the surface side and having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; a side opposite to the first semiconductor region; a third region that defines an effective thickness of the second semiconductor region by contacting the second semiconductor region with respect to the first semiconductor region; It is formed on the other surface side opposite to the one surface of the upper and lower surfaces, or it is formed on the one surface side laterally spaced apart from the second semiconductor region, and the first semiconductor region a fourth region forming an injection junction with the semiconductor region; and a fifth region forming a rectifying junction with the fourth region by contacting the fourth region from a side opposite to the first semiconductor region; a sixth region further forming a rectifying junction from the side opposite to the fourth region with respect to the fifth region;
A surge current is absorbed by the punch-through between the first semiconductor region and the third region, which occurs when the depletion layer produced by the reverse bias of the junction diode reaches the corresponding third region, and the fifth region A surge absorption element characterized in that a clamp voltage is defined by punch-through through the surge absorption element.

3) 半導体基板自体として形成されるか、または該半
導体基板に対して分離的に形成された第一導電型の第一
半導体領域と; 該第一半導体領域の上下両表面の中、一方の表面側に形
成され、上記第一導電型とは逆導電型であって上記第一
半導体領域との間でpn接合ダイオードを形成する第二
の半導体領域と;上記第一半導体領域とは反対側から上
記第二半導体領域に接触することにより、該第一半導体
領域との間の離間距離をして上記第二半導体領域の実効
厚味を規定する第三領域と;上記第一半導体領域の上記
上下両表面の中、上記一方の表面に対向する他方の表面
側に形成されるか、または上記一方の表面側において上
足温二の半導体領域に対し横方向に離間して形成され、
上記第一半導体領域と注入接合を形成する第四領域と; 上記第三領域に対し上記第二半導体領域とは反対側から
整流性接合を形成する補助領域と;から成り、上記pn
接合ダイオードへの逆バイアスで生ずる空乏層が上記第
三領域に到達したときに生ずる上記第一半導体領域と上
記第五領域との間のパンチスルーによりサージ電流を吸
収すると共に上記第三領域と上記補助領域との間の上記
整流性接合の降伏電圧によりクランプ電圧が規定される
ことを特徴とするサージ吸収素子。
3) a first semiconductor region of a first conductivity type formed as the semiconductor substrate itself or separately formed with respect to the semiconductor substrate; one of the upper and lower surfaces of the first semiconductor region; a second semiconductor region formed on the side and having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; from the side opposite to the first semiconductor region; a third region that is in contact with the second semiconductor region and defines an effective thickness of the second semiconductor region by determining a distance between the third region and the first semiconductor region; It is formed on the other surface side facing the one surface among both surfaces, or is formed on the one surface side laterally spaced apart from the semiconductor region of the upper foot temperature two,
a fourth region forming an injection junction with the first semiconductor region; an auxiliary region forming a rectifying junction from the side opposite to the second semiconductor region with respect to the third region;
When the depletion layer generated by reverse bias to the junction diode reaches the third region, the punch-through between the first semiconductor region and the fifth region absorbs the surge current, and the third region and the fifth region absorb the surge current. A surge absorbing element characterized in that a clamp voltage is defined by a breakdown voltage of the rectifying junction between the auxiliary region and the rectifying junction.

〈作 用〉 まず、上記第一発明から第三発明のいづれにも共通する
作用から述べると1本発明のサージ吸収素子においては
、第一の半導体領域と第二の半導体領域とにより構成さ
れるpn接合ダイオードに逆バイアスが印加されるに伴
い、当該接合に生成される空乏層は、第一半導体領域に
向けて伸びると同時に、第三の領域に向けても伸びてい
く。
<Function> Firstly, to describe the function common to all of the above-mentioned first to third inventions, the surge absorbing element of the present invention includes a first semiconductor region and a second semiconductor region. As a reverse bias is applied to the pn junction diode, the depletion layer generated at the junction extends not only toward the first semiconductor region but also toward the third region.

そしてこの空乏層が印加電圧の大きさに応じて伸び続け
、やがて第三領域にまで達すると、第一半導体領域と当
該第三領域との間でパンチスルーが起こり、この電流経
路を介してサージ電流が吸収され始める。このパンチス
ルー動作開始電圧が第4図中において降伏電圧として示
されたものである。
When this depletion layer continues to grow in accordance with the magnitude of the applied voltage and eventually reaches the third region, punch-through occurs between the first semiconductor region and the third region, and a surge occurs through this current path. Current begins to be absorbed. This punch-through operation starting voltage is shown as the breakdown voltage in FIG.

しかるに、この吸収電流は、例え第一、第二発明におい
ての第五領域等が第四領域からはみ出して形成されてい
る場合にも、主として第四領域から第一半導体領域に至
る経路で流れるため、要旨構成中に記したように、当該
第四領域が第一半導体領域に対して少数キャリアを注入
し得る注入接合を形成する材料(例えば第一半導体領域
とは逆導電型の半導体とかシリサイド、さらにはまた第
一半導体領域がp型である場合には電子注入の可能な金
属等)から構成されている限り、当該第三領域から第一
半導体領域内へ少数キャリアの注入が起こり、したがっ
て外部端子を介し第二半導体領域と第三領域とが電気的
に短絡されていても、当該少数キャリアが第二半導体領
域に流れ込んだ結果として第二半導体領域には電圧降下
が生じ、第三領域から第二半導体領域に対してキャリア
の注入が起こる。
However, even if the fifth region etc. in the first and second inventions are formed protruding from the fourth region, this absorbed current mainly flows through the path from the fourth region to the first semiconductor region. As mentioned in the summary, the fourth region is made of a material that forms an injection junction capable of injecting minority carriers into the first semiconductor region (for example, a semiconductor of a conductivity type opposite to that of the first semiconductor region, silicide, Furthermore, as long as the first semiconductor region is made of a p-type metal (such as a metal capable of injecting electrons), injection of minority carriers from the third region into the first semiconductor region occurs, and therefore the external Even if the second semiconductor region and the third region are electrically short-circuited through the terminal, a voltage drop occurs in the second semiconductor region as a result of the minority carriers flowing into the second semiconductor region, and a voltage drop occurs in the second semiconductor region. Carrier injection occurs into the second semiconductor region.

こうしたキャリア注入過程が繰返されていきながら、や
がてのことに第4図中にブレーク・オーバ電流として示
された値以上の大きさの電流が流れると、正帰還現象を
介し、第四領域と第三領域間の領域間はクランプ状態下
において極端に低電圧となる。
While this carrier injection process is repeated, eventually a current larger than the value shown as the breakover current in Figure 4 flows, and through a positive feedback phenomenon, the fourth region The voltage between the three regions is extremely low under clamped conditions.

しかし、素子両端電圧、すなわち素子特性としてのクラ
ンプ電圧は、第一発明にあっては第四領域と第五領域と
の間の雪崩降伏電圧またはツェナ降伏電圧、第二発明に
あっては第五領域を介するパンチスルー電圧、そして第
三発明にあっては第三領域と補助領域間の雪崩またはツ
ェナ降伏電圧が、それぞれ上記第三、第四領域間の極端
な低電圧に加えられたものとなる。
However, in the first invention, the voltage across the element, that is, the clamp voltage as an element characteristic, is the avalanche breakdown voltage or Zener breakdown voltage between the fourth region and the fifth region, and in the second invention, the clamp voltage is the voltage between the fourth region and the fifth region. The punch-through voltage through the region, and in the third invention, the avalanche or Zener breakdown voltage between the third region and the auxiliary region are added to the extremely low voltage between the third and fourth regions, respectively. Become.

そして、このクランプ電圧は、上記雪崩降伏電圧または
ツェナ降伏電圧、あるいはパンチスルー電圧の各規定に
係る各領域の不純物濃度制御及びあるいは厚味制御等に
より、既存の技術をしても設計性良く相当程度の設計幅
で任意設定できるものとなる。
This clamp voltage can be achieved with good design efficiency even with existing technology by controlling the impurity concentration and/or thickness of each region related to the avalanche breakdown voltage, Zener breakdown voltage, or punch-through voltage. It can be set arbitrarily within a certain design range.

そのため、本発明のサージ吸収素子では、素子の発熱を
抑えながらの大電流の吸収が可俺な一方で、クランプ電
圧は任意に設計できるものとなり、したがって本サージ
吸収素子を適用する回路系の電源電圧に応じ、続流現象
を起こさないための最適なりランプ電圧を設定し、自動
リセットを図ることも可能かつ容易となる。
Therefore, while the surge absorbing element of the present invention can absorb large currents while suppressing the heat generation of the element, the clamp voltage can be designed arbitrarily, and therefore the power supply of the circuit system to which the present surge absorbing element is applied. It becomes possible and easy to automatically reset the lamp voltage by setting the optimum lamp voltage to prevent the following current phenomenon from occurring according to the voltage.

なお、ブレーク・オーバ電流を呈する電圧をブレーク・
オーバ電圧と呼ぶことができ、一般にこのブレーク・オ
ーバ電圧は、第4図に示されるように降伏電圧よりは高
くなる。
Note that the voltage that exhibits a breakover current is
This breakover voltage, which can be called an overvoltage, is generally higher than the breakdown voltage, as shown in FIG.

したがって、本発明素子の初期動作から電圧クランプま
での素子両端の電圧履歴を追うと、サージ印加に伴い、
それが降伏電圧以上であればパンチスルー動作を開始し
、吸収電流がブレーク・オーバ電流に至るまでは素子両
端電圧はいく分か上昇するが、一旦でもブレーク・オー
バ1i流を越えると、当該ブレーク・オーバ電圧から既
述したように任意設定できるクランプ電圧に移る。
Therefore, if we follow the voltage history across the device from its initial operation to voltage clamping, we can see that with surge application,
If the current exceeds the breakdown voltage, punch-through operation will begin, and the voltage across the device will rise somewhat until the absorbed current reaches the breakover current, but once the current exceeds the breakover 1i current, the breakover current will rise. - Move from the overvoltage to the clamp voltage, which can be set arbitrarily as described above.

上記ブレーク・オーバ電流の値は、第二半導体領域の抵
抗や第三領域と第一半導体領域に対する形状の如何によ
り決められ、また第四領域の第一半導体領域に対する形
状、さらには後述するように第一半導体領域が直接に外
部端子に接続されている場合には当該第一半導体領域の
抵抗と第四領域近傍の形状の如何によっても決めること
ができる。
The value of the breakover current is determined by the resistance of the second semiconductor region, the shape of the third region with respect to the first semiconductor region, the shape of the fourth region with respect to the first semiconductor region, and further, as described below. When the first semiconductor region is directly connected to an external terminal, it can be determined depending on the resistance of the first semiconductor region and the shape of the vicinity of the fourth region.

一方、パンチスルー動作を開始せしめる降伏電圧につい
て考えると、本発明サージ吸収素子では、第一半導体領
域に対し、その反対側で第二半導体領域に接する第三半
導体領域の高さ位置をどの程度に設定するか、換言すれ
ば中間の第二半導体領域の実効厚味をどの程度に設定す
るかにより、第一、第三領域間のパンチスルー電圧、つ
まりは当該降伏電圧を任意に変更、制御できるものとな
る。
On the other hand, considering the breakdown voltage that starts the punch-through operation, in the surge absorbing element of the present invention, to what extent should the height position of the third semiconductor region that is in contact with the second semiconductor region on the opposite side with respect to the first semiconductor region be determined? In other words, depending on how much the effective thickness of the intermediate second semiconductor region is set, the punch-through voltage between the first and third regions, that is, the breakdown voltage can be arbitrarily changed and controlled. Become something.

例えば中間の第二半導体領域の実効厚味を厚く設定した
場合には、他の条件が同一であれば生成した空乏層が第
三領域にまで伸びるにはより大きな逆方向バイアスが必
要となり、これは結局、素子が降伏する降伏電圧を高め
たことになるし、逆に中間の第二半導体領域の実効厚味
を薄く設定すれば、生成した空乏層は比較的低い印加電
圧でも容易に第三領域に到達することになるから、降伏
電圧を低目に設定したことになる。
For example, if the effective thickness of the intermediate second semiconductor region is set thick, a larger reverse bias will be required for the generated depletion layer to extend to the third region, assuming other conditions are the same. This ultimately increases the breakdown voltage at which the device breaks down, and conversely, if the effective thickness of the intermediate second semiconductor region is set thin, the generated depletion layer can easily become the third semiconductor region even at a relatively low applied voltage. This means that the breakdown voltage has been set low.

もちろん、こうした降伏電圧は、中間の第二半導体領域
の不純物濃度によっても制御し得るが、いづれにしても
上記のことからすれば、本発明によった場合、第一半導
体領域として適当な市販の半導体基板ウェハをそのまま
用いても、そしてまた同一種類の半導体基板を出発部材
としても、任意所望の降伏電圧のサージ吸収素子を得ら
れることが分かる。
Of course, such breakdown voltage can also be controlled by the impurity concentration of the intermediate second semiconductor region, but in any case, from the above, in the case of the present invention, suitable commercially available It can be seen that a surge absorbing element having any desired breakdown voltage can be obtained even if a semiconductor substrate wafer is used as it is, or even if the same type of semiconductor substrate is used as a starting material.

また、第二半導体領域の実効厚味の制御とその不純物濃
度の制御とを適当に操作すれば、降伏電圧の如何に対し
て接合容量や直列抵抗を独立にも設計できるようになる
Furthermore, by appropriately controlling the effective thickness of the second semiconductor region and its impurity concentration, it becomes possible to design the junction capacitance and series resistance independently for any breakdown voltage.

さらに、半導体基板そのもの、ないし半導体基板に分離
的に形成された第一半導体領域に対し、順次に第二半導
体領域、第三領域を形成していく手法自体は、既存のエ
ピタキシャル成長技術によっても良いし、イオン打込み
、選択拡散等々によっても良いが、いづれによるにして
も、第二半導体領域の実効厚味とか不純物濃度の制御は
、現在の技術でも極めて高いものが得られるから、結局
は未発明により作成されるサージ吸収素子は、要すれば
その精度を極めて高いものとすることができる。
Furthermore, the method of sequentially forming the second semiconductor region and the third region on the semiconductor substrate itself or on the first semiconductor region formed separately on the semiconductor substrate may be performed using existing epitaxial growth technology. , ion implantation, selective diffusion, etc., but in any case, the effective thickness and impurity concentration of the second semiconductor region can be extremely well controlled even with current technology, so in the end, it is impossible to do so by uninvented methods. The generated surge absorbing element can have extremely high accuracy, if necessary.

一方、構造的な観点からしても、第二半導体領域の実効
厚味は第一領域の厚味とは無関係に薄く設定できるから
、第一半導体領域としては市販の半導体基板ウェハに同
等特殊な前加工を施さず、厚いままにそのまま用いるこ
ともでき(その方が一般的でもある)、シたがって工程
の増加を招かず、物理的な強度低下も招かないで済むし
、一つの半導体基板内に本発明素子を複数個、形成する
こともでき、集積化が容易な効果もある。
On the other hand, from a structural point of view, the effective thickness of the second semiconductor region can be set thin regardless of the thickness of the first region. It can also be used as is without pre-processing (which is also more common), so it does not require an increase in the number of steps or decrease in physical strength, and can be used as a single semiconductor substrate. It is also possible to form a plurality of elements of the present invention within the device, which has the effect of facilitating integration.

また、上記原理から顕かなように、第二半導体領域と第
三領域とは外部端子において同一の電位に置いて良く、
したがって外部への引き出しも同一の引き出し端子から
行なって差支えない、しかし逆に、各専用の端子から独
立に引き出せるようにし、これら両端子間に適当なバイ
アスを掛けるようにしても良く、このようにすれば、素
子完成後ないし素子妄動下にあっても、このバイアス電
圧の変更調整により、パンチスルー電圧、すなわちサー
ジ吸収素子としての降伏電圧を可変にすることができる
Further, as is clear from the above principle, the second semiconductor region and the third region may be placed at the same potential at the external terminal,
Therefore, it is possible to draw out to the outside from the same drawing terminal, but conversely, it is also possible to draw out from each dedicated terminal independently and apply an appropriate bias between these two terminals. Then, even after the device is completed or even when the device is in an unstable state, by changing and adjusting the bias voltage, the punch-through voltage, that is, the breakdown voltage as a surge absorbing device can be made variable.

なお、上記した所から顕かなように、降伏電圧の変更に
ともなってブレーク・オーバ電圧も当然に変化する。
Note that, as is clear from the above, the breakover voltage naturally changes as the breakdown voltage changes.

〈実 施 例〉 以下、図示する本発明実施例のいくつかにつき詳記する
。もちろん、第一発明、第二発明、第三発明の個々に関
しそれぞれの実施例があるが、すでに述べてきたように
、それらは全て極めて密接な関連にあって互いに参考に
することができ、特にクランプ電圧を如何にして規定す
るか以外についての配慮や改変例は相互に適用可能であ
る。
<Examples> Some of the illustrated embodiments of the present invention will be described in detail below. Of course, there are individual embodiments of the first invention, second invention, and third invention, but as already mentioned, they are all very closely related and can be referred to each other, and especially Considerations and modifications other than how to define the clamp voltage are mutually applicable.

第1図(A) 、 (B) 、 (C)に示すサージ吸
収素子lOはそれぞれ第一発明の基本的実施例群であり
、第2図に示す実施例は第二発明の、そして第3図に示
す実施例は第三発明に対応する実施例である。
The surge absorbing elements shown in FIGS. 1A, 1B, and 1C are basic embodiments of the first invention, and the embodiment shown in FIG. The embodiment shown in the figure is an embodiment corresponding to the third invention.

いづれにおいても半導体基板を第一導電型の第一半導体
領域lとしてそのまま用い、また第三、第四領域3,4
を半導体領域とした外、第一、第二発明に関しての第五
領域5と第三発明に関しての補助領域7も半導体材料製
に選んでいる。
In either case, the semiconductor substrate is used as it is as the first semiconductor region l of the first conductivity type, and the third and fourth regions 3 and 4 are
In addition to the semiconductor region, the fifth region 5 of the first and second inventions and the auxiliary region 7 of the third invention are also made of semiconductor material.

第1図(A)に示される実施例や第2図、第3図に示さ
れる実施例においては、第一半導体領域lの上下両表面
の中、一方の表面側に一般に二重拡散技術で形成されて
いる第二半導体領域2、第三半導体領域3に対し、第四
半導体領域4が第一半導体領域lの他方の表面、すなわ
ち裏面側に形成されているが、第1図(B)、(C)に
示されている実施例においては、第二半導体領域2が設
けられていると同一の表面に、ただし第二半導体領域2
に対して横方向に離間して第四半導体領域4が拡散技術
で形成されている。
In the embodiment shown in FIG. 1(A) and the embodiments shown in FIGS. 2 and 3, double diffusion technology is generally applied to one of the upper and lower surfaces of the first semiconductor region l. A fourth semiconductor region 4 is formed on the other surface of the first semiconductor region l, that is, on the back surface side, with respect to the second semiconductor region 2 and the third semiconductor region 3 that are formed, but as shown in FIG. 1(B) , (C), on the same surface on which the second semiconductor region 2 is provided, except that the second semiconductor region 2
A fourth semiconductor region 4 is formed using a diffusion technique and spaced apart from each other in the lateral direction.

このような断面構造関係において、これらの実施例では
、いづれも第一半導体領域1t−n型半導体に選んだた
め、ホウ素等の適当な不純物の拡散技術により、第二半
導体領域2をp型とすると共に、第四半導体領域4もp
型半導体領域としている。
In these embodiments, the first semiconductor region 1 was selected to be a t-n type semiconductor in relation to the cross-sectional structure, and therefore the second semiconductor region 2 was made to be a p-type semiconductor by a diffusion technique of an appropriate impurity such as boron. At the same time, the fourth semiconductor region 4 is also p
type semiconductor region.

したがってもちろん、第1図及び第2図に示される第一
、第二発明の実施例においてこの第四半導体領域4に対
して第一半導体領域lとは反対側から整流性接合を形成
する第五半導体領域5の導電型は°n型に選ばれ、第3
図に示される第三発明の実施例において第三領域3と整
流性接合を形成する補助領域7の導電型はp型に選ばれ
る。
Therefore, of course, in the embodiments of the first and second inventions shown in FIGS. The conductivity type of the semiconductor region 5 is selected to be n type, and the third
In the embodiment of the third invention shown in the figure, the conductivity type of the auxiliary region 7 forming a rectifying junction with the third region 3 is selected to be p-type.

なお、第1図CB)、(C)に示されるような実施例の
場合、第一半導体領域1の裏面側には後述する高濃度不
純物層1bが設けられていると良いが、これ自体は本発
明の基本構成ないし原理動作に直接には関与しないので
、以下の説明中においても初めの中はこれがないものと
して考えていて良い。
In the case of the embodiments shown in FIGS. 1CB) and 1C, it is preferable that a high concentration impurity layer 1b, which will be described later, be provided on the back side of the first semiconductor region 1; Since it is not directly involved in the basic configuration or principle operation of the present invention, it may be assumed that this is not present at the beginning in the following description.

第一、第二発明に関する第三領域3や第三発明に関する
補助領域7は、パンチスルーを起こした際の主電流線路
の一端部を形成するので、望ましくは高導電率であるこ
とが良く、これらの実施例ではそれぞれ、高不純物濃度
、すなわちp+型及びn+型の領域として不純物の二重
拡散により形成されている。
The third region 3 related to the first and second inventions and the auxiliary region 7 related to the third invention form one end of the main current line when punch-through occurs, and therefore preferably have high conductivity. In each of these embodiments, high impurity concentration, ie, p+ type and n+ type regions, are formed by double diffusion of impurities.

各領域2;3または7;5または6には、それぞれオー
ミックな引き出し端子を付して素子として完成させるが
、第一発明と第二発明に関する第二半導体領域2の引き
出し端子2tと第三領域3の引き出し端子3tとは、各
対応する図中、仮想線の線路Lsで示すように、製作の
段階で短絡して置いても良いし、別途に引き出して置い
て使用者側で短絡したり、或いは後述のように適当なバ
イアス源を介挿させても良い、これに対して第三発明に
関する第二領域2と第三領域3とは、第3図中に示され
ているように、一般には線路ないし電極Lcで外部固定
接続して置く。
Each region 2; 3 or 7; 5 or 6 is completed as an element by attaching an ohmic lead-out terminal, but the lead-out terminal 2t of the second semiconductor region 2 and the third region related to the first invention and the second invention are As shown by the virtual line line Ls in each corresponding figure, the lead terminal 3t of No. 3 may be short-circuited at the manufacturing stage, or may be pulled out separately and short-circuited by the user. , or an appropriate bias source may be inserted as described below.On the other hand, the second region 2 and the third region 3 related to the third invention are as shown in FIG. Generally, it is connected externally by a line or an electrode Lc.

上記において端子2t 、 3を間を短絡させる場合、
実際には線路Lmは第二半導体領域2の露出表面と第三
領域3の露出表面との上に一連に蒸着される等してオー
ミックに接触した金属層等で形成することができる。
In the above case, when short-circuiting the terminals 2t and 3,
In reality, the line Lm can be formed of a metal layer or the like that is deposited in series on the exposed surface of the second semiconductor region 2 and the exposed surface of the third region 3 to make ohmic contact with them.

ここではまず、両端子2t 、 3tがこのように線路
Ls 、 Lcで短絡されており、サージ吸収素子とし
ての両端子間、すなわち第一、第二発明の実施例におい
ては端子2t、3tと第五半導体領域5の引き出し端子
5tとの間に、そして第三発明に関する実施例において
は補助領域端子7tと第四領域端子4tとの間に、それ
ぞれサージ電圧が印加されるものとして説明する。
First, both the terminals 2t and 3t are short-circuited by the lines Ls and Lc in this way, and between the two terminals as a surge absorbing element, that is, in the embodiments of the first and second inventions, the terminals 2t and 3t are short-circuited by the lines Ls and Lc. The description will be made assuming that a surge voltage is applied between the lead terminal 5t of the fifth semiconductor region 5 and between the auxiliary region terminal 7t and the fourth region terminal 4t in the embodiment related to the third invention.

このようなサージ吸収素子lOにおいては、すでに作用
の項で説明したように、第一半導体領域lと第二半導体
領域2との間のpn接合に逆バイアスが印加されると、
それにより生ずる空乏層は第一半導体領域1の側へのみ
ならず、第三領域3の側に向けても伸びて行く。
In such a surge absorbing element lO, as already explained in the section of operation, when a reverse bias is applied to the pn junction between the first semiconductor region l and the second semiconductor region 2,
The resulting depletion layer extends not only toward the first semiconductor region 1 side but also toward the third region 3 side.

したがって、端子2t 、 3tと端子5を間、または
端子4tと端子7を間にサージ電圧が印加され、それが
上記pn接合に逆バイアスを印加する位相で相当程度に
大きいものであると、当該空乏層の上方端部が第三領域
3に達することが起こり得る。
Therefore, if a surge voltage is applied between the terminals 2t, 3t and the terminal 5 or between the terminal 4t and the terminal 7, and the surge voltage is considerably large in the phase of applying reverse bias to the pn junction, the It may happen that the upper end of the depletion layer reaches the third region 3.

この状態が、第一半導体領域lと第三領域3との間での
パンチスルー状態の開始であり、大電流を流し得る低イ
ンピーダンス状態、ないし本サージ吸収素子としての降
伏状態の始まりとなる。この開始点は第4図中にあって
電圧軸上に降伏電圧として示しである。
This state is the start of a punch-through state between the first semiconductor region 1 and the third region 3, and is the start of a low impedance state in which a large current can flow or a breakdown state as the present surge absorbing element. This starting point is shown in FIG. 4 as the breakdown voltage on the voltage axis.

こうした降伏開始状態が具現すると、端子2t。When such a breakdown start state is realized, the terminal 2t.

3tと端子5を間、または端子4tと端子7を間にサー
ジ電流が流れ出し、第四半導体領域4から正孔が第一半
導体領域lに注入され、それが第二半導体領域2で収集
されて外部端子を介し、外部電流(素子電流)となる。
A surge current flows between the terminal 3t and the terminal 5 or between the terminal 4t and the terminal 7, and holes are injected from the fourth semiconductor region 4 into the first semiconductor region l, and are collected in the second semiconductor region 2. It becomes an external current (element current) via an external terminal.

したがって、第三領域3と第一半導体領域lとに挟まれ
た第二半導体領域2の抵抗と上記電流の積が、領域2,
3で構成されるpn接合ダイオードの順方向電圧に等し
くなったときに、今度は第三領域3から電子が第二半導
体領域2に注入され、これが電流の増大を招き、再びま
た第四半導体領域4から正孔の注入が行なわれるという
正帰還現象が生ずる。
Therefore, the product of the resistance of the second semiconductor region 2 sandwiched between the third region 3 and the first semiconductor region l and the above-mentioned current is
3, electrons are injected from the third region 3 into the second semiconductor region 2, which causes an increase in current, and the current flows again into the fourth semiconductor region 3. A positive feedback phenomenon occurs in which holes are injected from 4.

このような正帰還現象が起こり始める電流値がこれまで
述べてきたブレーク・オーバ電流であり、このときの素
子両端電圧(外部端子3t、5を間まなは外部端子4t
 、 ?を間型圧)がブレーク・オーバ電圧となる。
The current value at which such a positive feedback phenomenon begins to occur is the breakover current mentioned above, and the voltage across the element at this time (between external terminals 3t and 5 is
, ? is the breakover voltage.

すでに記したように、このブレーク・オーバ電圧は、降
伏電圧よりはいく分か大きな値となるが、一旦、正帰還
が起こり始めると、第三領域3と第四領域4との間の電
圧は著しく低い値に遷移する。この値は具体的には吸収
電流と各部の直列抵抗との積に、pn接合の順方向電圧
一つ分を加えた値に略C等しい。
As already mentioned, this breakover voltage will be somewhat larger than the breakdown voltage, but once positive feedback begins to occur, the voltage between the third region 3 and the fourth region 4 will decrease. Transition to a significantly lower value. Specifically, this value is approximately equal to C, which is the product of the absorbed current and the series resistance of each part plus one forward voltage of the pn junction.

しかし、第4図に示されている素子としてのクランプ電
圧は、各発明の実施例に応じて次のように規定されるも
のとなる。
However, the clamp voltage for the element shown in FIG. 4 is defined as follows depending on the embodiment of each invention.

まず第一発明に関する第1各図の実施例においては、第
四半導体領域4と第五半導体領域5との整流性接合にお
ける降伏電圧を上記第三、第四領域間の極端な低電圧に
加算したものとなる。
First, in the embodiments shown in the first figures related to the first invention, the breakdown voltage at the rectifying junction between the fourth semiconductor region 4 and the fifth semiconductor region 5 is added to the extremely low voltage between the third and fourth regions. It becomes what it is.

したがって、第四半導体領域4の不純物濃度を適宜に設
定すれば、この素子のクランプ電圧は任意に設定できる
ものとなる。
Therefore, by appropriately setting the impurity concentration of the fourth semiconductor region 4, the clamp voltage of this element can be set arbitrarily.

第2図に示される第二発明に関する実施例においては、
第五半導体領域5に対して整流性接合を形成し得る材料
製の第六領域(ここではp型半導体領域)6を設けたこ
とにより、第五領域のパンチスルー電圧を上記第三、第
四領域間の極端な低電圧に加算したものとなる。
In the embodiment related to the second invention shown in FIG.
By providing the sixth region (in this case, a p-type semiconductor region) 6 made of a material capable of forming a rectifying junction with respect to the fifth semiconductor region 5, the punch-through voltage of the fifth region can be increased from that of the third and fourth regions. This is in addition to the extremely low voltage between regions.

そのため、当該第五領域5の不純物濃度や厚味を制御す
ることにより、相当に広い設計幅で制御性良く任意所望
のクランプ電圧を得ることができる。
Therefore, by controlling the impurity concentration and thickness of the fifth region 5, any desired clamp voltage can be obtained with good controllability over a considerably wide design range.

第三発明に関する第3@示の実施例においては、第三領
域3内に形成されている補助領域7と当該第三領域との
間の雪崩またはツェナ降伏電圧が上記第三、第四領域間
の極端な低電圧に加算され、したがって第三半導体領域
の3の不純物濃度を制御することにより、素子としての
クランプ電圧を任意に設定できるものとなる。
In the third embodiment of the third invention, the avalanche or Zener breakdown voltage between the auxiliary region 7 formed in the third region 3 and the third region is the same as that between the third and fourth regions. Therefore, by controlling the impurity concentration of the third semiconductor region, the clamp voltage of the element can be set arbitrarily.

なお、第一発明に係る第1図(C)に示される実施例は
、第1図(B)に示される実施例と比較すると分かるよ
うに、第四半導体領域4に接する第五半導体領域5の角
部がないようにしたもので、これは降伏電流が接合面に
一様に流れるようにした工夫である。第2図における第
二発明の実施例にあって領域4〜6の側部がメサ型に落
とされているのも同様の理由である。
Note that in the embodiment shown in FIG. 1(C) according to the first invention, as can be seen when compared with the embodiment shown in FIG. 1(B), the fifth semiconductor region 5 in contact with the fourth semiconductor region 4 This is done so that the breakdown current flows uniformly across the junction surface. It is for the same reason that the sides of regions 4 to 6 are shaped like a mesa in the embodiment of the second invention shown in FIG.

上記のようなメカニズムから理解されるように、本発明
のサージ吸収素子10は、サージが印加されていないと
きには高い降伏電圧を維持して素子内に流れる電流を最
少限度に抑え、本素子により有意の電力が消費されるの
を妨げる一方で、一旦、降伏電圧以上にサージが印加さ
れると、間もなく任意設定した規定のクランプ電圧を呈
し、もって大電流を吸収して後続の回路系を確実に保護
すると共に、クランプ電圧を適当に設定すれば続流現象
を防止し得、当該回路系の電源電圧によってサージ要因
の消失後も無駄にターン・オンし続けるのを防ぐことが
できる。
As understood from the above mechanism, the surge absorbing element 10 of the present invention maintains a high breakdown voltage when no surge is applied, suppresses the current flowing within the element to the minimum limit, and has a significant effect on the surge absorbing element 10 of the present invention. While preventing the power from being dissipated, once a surge is applied above the breakdown voltage, it will soon reach the specified clamp voltage you set, absorbing the large current and ensuring the subsequent circuit system. In addition to protection, by appropriately setting the clamp voltage, it is possible to prevent the following current phenomenon, and it is possible to prevent the power supply voltage of the circuit system from continuing to turn on uselessly even after the surge factor has disappeared.

このような動作をなす本サージ吸収素子lOにおける降
伏電圧は、第一半導体領域1の抵抗率乃至不純物濃度の
みならず、第一半導体領域lと第三領域3との間の離間
距離で規定される第二半導体領域2の実効厚味Dtの如
何、及びあるいは不純物濃度の如何によってパンチスル
ー電圧が制御できることにより、かなりに広い設計幅内
で任意に設定することができる。実際にも本出願人の実
験によれば、この設計幅は、数ボルトから数百ポルトま
での極めて広範な範囲に及ぶものであることが確かめら
れている。
The breakdown voltage in the present surge absorbing element lO that operates in this manner is determined not only by the resistivity or impurity concentration of the first semiconductor region 1 but also by the distance between the first semiconductor region l and the third region 3. Since the punch-through voltage can be controlled depending on the effective thickness Dt of the second semiconductor region 2 and/or the impurity concentration, it can be arbitrarily set within a fairly wide design range. In fact, according to experiments conducted by the present applicant, it has been confirmed that this design width covers an extremely wide range from several volts to several hundred ports.

上記各実施例にあっては、既述のように、半導体基板l
に対して第二半導体領域2及び第三領域3を二重拡散技
術で作成するようにしているが、このような場合には、
当該第二半導体領域2の実効厚味Dtは、第一半導体領
域2の形成後、その表面からの第三領域形成用不純物の
拡散深さDdを制御することにより、直接に制御される
ものとなる。すなわち、二重拡散技術による場合には、
第一半導体領域に対する第三領域3の高さ位置の変動乃
至変更設定は、直接に第二半導体領域2の実効厚味01
を変更するものとなる。
In each of the above embodiments, as described above, the semiconductor substrate l
In contrast, the second semiconductor region 2 and third region 3 are created using double diffusion technology, but in such a case,
The effective thickness Dt of the second semiconductor region 2 is directly controlled by controlling the diffusion depth Dd of the impurity for forming the third region from the surface after the first semiconductor region 2 is formed. Become. In other words, when using double diffusion technology,
The height position of the third region 3 relative to the first semiconductor region can be changed or changed directly by setting the effective thickness 01 of the second semiconductor region 2.
will change.

一方、第二半導体領域2、及び第三領域3をエピタキシ
ャル成長技術により形成した場合には、当該第二半導体
領域2の実効厚味01は当該エピタキシィにおける諸条
件に基いて決定される成長膜厚自体により規定されるの
が一般的であるが、その場合にも実際上、第三領域3の
存在がバンチスルーに関する実効厚味Dtを規定してい
ることに変わりはない。
On the other hand, when the second semiconductor region 2 and the third region 3 are formed by epitaxial growth technology, the effective thickness 01 of the second semiconductor region 2 is the growth film thickness itself determined based on the conditions in the epitaxy. In this case, the existence of the third region 3 still actually defines the effective thickness Dt regarding bunch-through.

そして、拡散技術による場合もエピタキシィによる場合
も、第二半導体領域2の実効厚味Dtの制御は、既存の
技術をしても極めて高い精度で制御できるから、結局、
本発明によるサージ吸収素子は、その降伏電圧を極めて
高い精度で設定できるものとなる。
Whether using diffusion technology or epitaxy, the effective thickness Dt of the second semiconductor region 2 can be controlled with extremely high precision even with existing technology.
The surge absorbing element according to the present invention allows its breakdown voltage to be set with extremely high accuracy.

また同様に、パンチスルー電圧、ひいては本素子の降伏
電圧を規定する他の一要因となる第二半導体領域2の不
純物濃度も、既存の技術をして極めて高い精度で調整、
制御することができる。
Similarly, the impurity concentration of the second semiconductor region 2, which is another factor that determines the punch-through voltage and, ultimately, the breakdown voltage of this device, can be adjusted with extremely high precision using existing technology.
can be controlled.

上記はまた、本発明の素子の場合、降伏電圧を設計する
のに、第二半導体領域2の実効厚味Dtと不純物濃度と
いう、それぞれ設計性の良い、しかも互いには独立の二
つの変数を有していることを意味している。したがって
、これら変数を一方のみ使ったり、双方使ってそれぞれ
適当に按配することにより、単に極めて広範な範囲に亘
って降伏電圧を設定できるだけでなく、接合容量や直列
抵抗等、その他の電気的特性を降伏電圧と独立に設計す
ることもできることが分かる。
The above also shows that in the case of the device of the present invention, two variables, the effective thickness Dt and the impurity concentration of the second semiconductor region 2, each of which has good designability and are independent from each other, are used to design the breakdown voltage. It means doing. Therefore, by using only one or both of these variables and arranging them appropriately, it is not only possible to set the breakdown voltage over an extremely wide range, but also to control other electrical characteristics such as junction capacitance and series resistance. It can be seen that it can also be designed independently of the breakdown voltage.

もちろん、クランプ電圧の規定に係る第四半導体領域4
や第五半導体領域5、さらKは第六領域6や補助領域7
についても、不純物拡散、エピタキシィ等の従来技術を
援用して制御性良く形成す第二発明の第六領域、第三発
明の補助領域等は、半導体製であることに限らず、第一
半導体領域の導電型によっては、シリサイド製にすると
か場合により金属製とすることもできる。
Of course, the fourth semiconductor region 4 related to the regulation of the clamp voltage
, the fifth semiconductor region 5, and K the sixth region 6 and the auxiliary region 7.
Also, the sixth region of the second invention, the auxiliary region of the third invention, etc., which are formed with good controllability by using conventional techniques such as impurity diffusion and epitaxy, are not limited to being made of semiconductor, and are not limited to the first semiconductor region. Depending on the conductivity type, it can be made of silicide or, in some cases, metal.

さらに、先に少し述べたが、第1図(B)や第1図(C
)に示されるような実施例の場合には、半導体基板ない
し第一半導体領域lの裏面側に、当該領域1の導電型に
よらず、n十またはp+型の高濃度不純物領域層1bを
形成して置くと、キャリアを効率良く搬送することがで
きて望ましい。
Furthermore, as I mentioned earlier, Figure 1 (B) and Figure 1 (C)
), an n+ or p+ type high concentration impurity region layer 1b is formed on the back side of the semiconductor substrate or the first semiconductor region 1, regardless of the conductivity type of the region 1. It is desirable that the carrier be kept as it is because the carrier can be transported efficiently.

すなわち、図示のように第一半導体領域lにn型半導体
を選択した場合、高濃度不純物領域層1bの導電型をn
中型に選ぶと、当該高濃度不純物領域層1bと第一半導
体領域lとによって一種の組込み電界が生じ、第1図C
B)に代表させて図中に矢印flで示したように、第四
半導体領域4から注入されたホールは当該高濃度不純物
領域層tbの近傍において追い返され、第一半導体領域
の裏面側に抜けることがなくなる。
That is, when an n-type semiconductor is selected for the first semiconductor region l as shown in the figure, the conductivity type of the high concentration impurity region layer 1b is set to n.
If the medium size is selected, a kind of built-in electric field is generated between the high concentration impurity region layer 1b and the first semiconductor region l, and as shown in FIG.
As represented by arrow fl in the figure in B), the holes injected from the fourth semiconductor region 4 are repelled near the high concentration impurity region layer tb and escape to the back side of the first semiconductor region. Things will disappear.

また、同じnJJlの第一半導体領miに対してその裏
面側にp中型の高濃度不純物領域層1bを形成した場合
には、第1図中に模式的に矢印f2a、f2bで示すよ
うに、当該P+型高濃度不純物債城暦1b中にホールが
充満することによりその電位が上がり、結局は当該高濃
度不純物領域層!bからホールの放出が起こるようにな
ったり、あるいはまた矢印f2cで示されるように、跳
ね返されたりするようになって、やはり第一半導体領域
の裏面側への透過を阻止することができる。
In addition, when a p medium type high concentration impurity region layer 1b is formed on the back side of the first semiconductor region mi of the same nJJl, as schematically shown by arrows f2a and f2b in FIG. As holes fill up in the P+ type high concentration impurity region 1b, its potential increases, and eventually the high concentration impurity region layer 1b! Holes are emitted from b, or are bounced back as shown by arrow f2c, thereby preventing the holes from permeating to the back side of the first semiconductor region.

このような言わばラテラル配置は、第2図や第3図に示
された実施例に関しても採用することができ、したがっ
て、そうした場合には同様に、上記高濃度不純物領域1
bを第一半導体領域裏面側に形成することもできる。
Such a so-called lateral arrangement can also be adopted for the embodiments shown in FIGS. 2 and 3, and therefore, in such a case, the high concentration impurity region 1
b can also be formed on the back side of the first semiconductor region.

以上、第一、第二、第三の本発明に係る各実施例を通じ
て説明したことから顕かなように、本発明のサージ吸収
素子においては、その原理上、第一、第三領域間でパン
チスルーが起きた後のサージ電流の電流分布は比較的均
一なものとなる。
As is clear from the above explanation through each of the embodiments of the first, second, and third embodiments of the present invention, in the surge absorbing element of the present invention, in principle, punching occurs between the first and third regions. The current distribution of the surge current after the through occurs becomes relatively uniform.

しかし、なお一層の均一性を確保しようとするなら、第
一発明に係る第1図示実施例の改変例として代表させた
第5図に示すような構成を採ることもできる。
However, if further uniformity is to be ensured, a configuration as shown in FIG. 5, which is representative as a modified example of the first illustrated embodiment according to the first invention, can also be adopted.

すなわち、この第5図示の実施例では、半導体基板ない
し第一半導体領域lの一表面側に形成された逆導電型の
第二半導体領域2に対して形成される第三領域3を、複
数に分割された第三領域要素31 、32 、33 、
 、、、、、、 、3n (図示の場合n=5)の集合
から構成しており、各領域要素31〜3nは、共通の引
き出し端子3tから外部に導通を採られるようにしてい
る。
That is, in the embodiment shown in the fifth figure, a plurality of third regions 3 are formed for the second semiconductor region 2 of the opposite conductivity type formed on one surface side of the semiconductor substrate or the first semiconductor region l. Divided third area elements 31 , 32 , 33 ,
.

こうした構造では、従来の雪崩降伏型素子に見られたよ
うな電界の集中効果はこれを避けることができ、均一な
電流分布を得ることができる。そのためまた、電流容量
も略C素子面積に比例して増大させることができる。
With such a structure, the electric field concentration effect seen in conventional avalanche breakdown devices can be avoided, and a uniform current distribution can be obtained. Therefore, the current capacity can also be increased approximately in proportion to the area of the C element.

そして、この実施例の場合には、第五領域は第四領域か
ら横方向にはみ出すように形成されているが、これはこ
の部分での雪崩またはツェナ降伏に甚く降伏電流の均一
性を保つため、先の第1図(C)と同様、角部接合を排
斥する意味がある。
In the case of this embodiment, the fifth region is formed to protrude laterally from the fourth region, which prevents avalanche or Zener breakdown in this region and maintains uniformity of the breakdown current. Therefore, as in FIG. 1(C) above, there is a meaning in excluding corner joints.

この第5図示の実施例モも、第1各図示の実施例につい
て述べた他の配慮は同様に採用することができるし、第
1図(B)、 (C)に示された実施例のように、第四
、第五領域4,5を第二、第三領域2.3側と第一半導
体領域1の同じ表面側に配する場合には、先に述べた第
一半導体領域裏面側の高濃度不純物領域層tbについて
も、要すれば同様にこれを採用して良い、なお、二つの
端子2t、3tは、既述したように動作原理上、短絡で
きるだけでなく、短絡して用いると過渡現象を避は得る
効果もある。
The other considerations described in the first embodiment can be similarly applied to the embodiment shown in FIG. 1, and the embodiment shown in FIGS. When the fourth and fifth regions 4 and 5 are arranged on the same surface side of the first semiconductor region 1 as the second and third region 2.3 sides, This may be similarly adopted for the high concentration impurity region layer tb if necessary.Note that the two terminals 2t and 3t can not only be short-circuited due to the operating principle as described above, but also be short-circuited. This also has the effect of avoiding transient phenomena.

また逆に、この第5図に示された実施例の考えは、第2
rI4及び第3図に示された実施例にもそのまま適用す
ることができる。
Conversely, the idea of the embodiment shown in FIG.
It can also be applied as is to the embodiments shown in rI4 and FIG.

本発明のような構成のサージ吸収素子では、本来、パン
チスルー現象によって規定されるべき降伏電圧が、第一
半導体領域lと第二半導体領域2の雪崩降伏電圧に近く
なってくると、制御性が悪lかスごシム去;口餉ス そのような危惧のある時には、第二半導体領域2の端部
ないし角部の接合で生じ始める雪崩降伏を初期の段階で
防ぐか抑えるため、第6図に示されるように、第二半導
体領域2の周囲を囲むように第二半導体領域と同一の導
電型のガード・リング領域2Gを形成するか、第7図に
示されるように、第二半導体領域2と第三半導体領域3
との表面に一連に形成されたオーミック電極に6の端縁
部Matを絶縁膜8を介して第二半導体領域の端部にお
ける第一半導体領域との接合を越えるようにさらに張り
出させると良い。
In the surge absorbing element configured as in the present invention, when the breakdown voltage, which should originally be defined by the punch-through phenomenon, becomes close to the avalanche breakdown voltage of the first semiconductor region 1 and the second semiconductor region 2, controllability deteriorates. If there is such a risk, a sixth As shown in the figure, a guard ring region 2G of the same conductivity type as the second semiconductor region is formed to surround the second semiconductor region 2, or as shown in FIG. Region 2 and third semiconductor region 3
It is preferable that the end edge portion Mat of 6 is further extended through the insulating film 8 to the ohmic electrode formed in series on the surface of the second semiconductor region beyond the junction with the first semiconductor region at the end of the second semiconductor region. .

このようにすれば、第二半導体領域端部における電界の
集中を緩和し、実効的に雪崩降伏電圧を増加させること
により、本発明の思想に即し、パンチスルーによっての
みの降伏電圧の設計性を拡大、改善することができる。
In this way, the concentration of the electric field at the end of the second semiconductor region is alleviated and the avalanche breakdown voltage is effectively increased, thereby making it possible to design the breakdown voltage only by punch-through, in accordance with the idea of the present invention. can be expanded and improved.

また、第7図示の実施例では、第五領域5の表面に一連
に形成されたオーミ7り電極訃のそれぞれの端縁部Mb
tも、絶縁膜9を介して第四半導体領域4との接合端部
を越えるようにさらに張り出させている。
In the embodiment shown in FIG.
t is also extended beyond the junction end with the fourth semiconductor region 4 via the insulating film 9.

なおもちろん、第6,7図示の実施例の思想も第二、第
三発明に応用できるし、また当該第6゜7図においては
、第三領域3はそれぞれ複数の当該領域用の領域要素群
31〜3nの集合から構成されているが、第1図に示さ
れている第三領域3に代表されるように、最も基本的に
は、これら第三領域3は、それぞれ単一の領域として形
成されていても良い。
Of course, the ideas of the embodiments shown in Figures 6 and 7 can also be applied to the second and third inventions, and in Figures 6 and 7, the third area 3 is a plurality of area element groups for each area. 31 to 3n, but as represented by the third region 3 shown in FIG. 1, these third regions 3 are most basically each treated as a single region. It may be formed.

これまで述べたきた各実施例に示されるような本発明の
サージ吸収素子の場合、素子完成後、従来の雪崩降伏型
において必要とされていた端面研磨等の付帯処理は原則
としては必要ない、したがって、これら既述の各実施例
構成は、一つの半導体基板l内に複数個、同時に作るこ
とができる。
In the case of the surge absorbing element of the present invention as shown in each of the embodiments described so far, in principle, additional treatments such as end face polishing, which are required in conventional avalanche yield type, are not required after the element is completed. Therefore, a plurality of structures of each of the above-mentioned embodiments can be simultaneously manufactured within one semiconductor substrate l.

もっとも、逆に多数個を集積する必要のないときには、
先に述べた雪崩降伏電圧を増加させるための他の手段と
して、第8図に示すように、第一、第二半導体領域1.
2間の接合端部に相当する部分を、表面に垂直または角
度を持った斜面でエツチングまたはカッティング処理し
ても良い。
However, when there is no need to accumulate a large number of
As another means for increasing the avalanche breakdown voltage mentioned above, as shown in FIG. 8, the first and second semiconductor regions 1.
The portion corresponding to the joint end between the two may be etched or cut with a slope perpendicular to the surface or at an angle.

第四領域4と第五領域5との関係においてもこうした処
理が有効なこともある。ただし、このような簡便な手法
によった場合には、切り落とし面に適当な保、II!I
(図示せず)を要するのが普通である。
Such processing may also be effective regarding the relationship between the fourth region 4 and the fifth region 5. However, when such a simple method is used, it is possible to apply appropriate protection to the cut surface. I
(not shown).

また、クランプ電圧を規定する接合を流れる電流の均一
性を増すためには、第9図示のように、第四領域4を複
数の領域要素41 、42 、 、、、、14nの集合
から構成すると良い、これについてもまた同様に、第二
、第三発明の各実施例に対しても、この分割構成を適用
することができる。
In addition, in order to increase the uniformity of the current flowing through the junction that defines the clamp voltage, the fourth region 4 may be constructed from a set of a plurality of region elements 41, 42, , , 14n, as shown in FIG. Again, this divisional configuration can be similarly applied to each of the embodiments of the second and third inventions.

ここで、第1図(A)に示される実施例で代表させて、
本発明サージ吸収素子のやや特殊な使い方につき説明す
ると、第二半導体領域2と第三領域3とを異なる端子2
t 、 3tから個別に引き出すようにした場合、第1
0図(A)に示されるように、これら端子2t 、 3
を間に適当なバイアス源vbを挿入することにより、パ
ンチスルー電圧を外部から制御することも可能となる。
Here, as a representative example shown in FIG. 1(A),
To explain a somewhat special usage of the surge absorbing element of the present invention, the second semiconductor region 2 and the third region 3 are connected to different terminals 2.
If you draw it individually from t and 3t, the first
As shown in Figure 0 (A), these terminals 2t, 3
By inserting an appropriate bias source vb between , it is also possible to control the punch-through voltage from the outside.

サージ電圧のモデルとして、第三領域用端子3tと第五
半導体領域5の端子5tとの間に接続された高電圧源V
rを考えると、第1θ図(B)に示されるように、本サ
ージ吸収素子のエネルギ・バンド構造は、サージ電圧が
印加されていないときの実線で示される状態から、サー
ジ電圧に相当する高電圧Vrが印加されたときには図中
、仮想線で示される状態に変化する。ただし図示の場合
は、以下述べるようにバイアス効果を見るため、サージ
電圧に相当する高電圧源電位が、未だパンチスルーを起
こす程には至っていない状態で示されている。
As a model of the surge voltage, a high voltage source V connected between the third region terminal 3t and the terminal 5t of the fifth semiconductor region 5 is used.
Considering r, the energy band structure of this surge absorbing element changes from the state shown by the solid line when no surge voltage is applied, to the high voltage corresponding to the surge voltage, as shown in Figure 1θ (B). When the voltage Vr is applied, the state changes to the state shown by the virtual line in the figure. However, in the illustrated case, in order to observe the bias effect as described below, the high voltage source potential corresponding to the surge voltage is shown in a state that has not yet reached the level of causing punch-through.

この状態においては、バイアス源Vbから供給されるバ
イアス電位の極性及び大きさによって、第二領域2と第
三領域3に関し逆バイアスの場合には矢印“首”で示さ
れるように、順方向バイアスの場合には矢印“1″で示
されるように、各々バンド構造が変化する。したがって
、当該バイアス電位及びその極性により、サージ吸収素
子としてのパン手スルー雷FFI+外#R≠)ち止1濶
で膚スr〉が分かる。
In this state, depending on the polarity and magnitude of the bias potential supplied from the bias source Vb, when the second region 2 and the third region 3 are reverse biased, a forward bias is applied as shown by the arrow "neck". In each case, the band structure changes as shown by the arrow "1". Therefore, depending on the bias potential and its polarity, it is possible to know at a moment's notice whether the strike through lightning FFI+outside #R≠) as a surge absorbing element is accurate.

以上、本発明の各実施例につき詳記してきたが、最後に
一例として、本発明の効果を実際の素子における比較で
確認する。
Each embodiment of the present invention has been described in detail above, and finally, as an example, the effects of the present invention will be confirmed by comparing actual devices.

まず、以下に述べる工程により、第5図に示される本発
明のサージ吸収素子に対し2第四半導体領域4や第五領
域5のないものを比較用として作成した。
First, a surge absorbing element of the present invention shown in FIG. 5 without the second and fourth semiconductor regions 4 and the fifth region 5 was prepared for comparison using the steps described below.

抵抗率5Ω−C■、導電型n型、(111)面、300
障厚のシリコン・ウェハを第一半導体領域lの出発部材
とし、まずその表裏面に6000人のSiO2膜を形成
した。
Resistivity 5Ω-C■, conductivity type n-type, (111) plane, 300
A silicon wafer of a certain thickness was used as the starting material for the first semiconductor region 1, and 6000 SiO2 films were first formed on its front and back surfaces.

その中、裏面のSiO2膜をのみ除去し、高濃度燐拡散
を深さ3脚に亘るよう、行なった。
Among them, only the SiO2 film on the back surface was removed and high concentration phosphorus was diffused to three depths.

次に、第二半導体領域2の平面形状を規定するため、表
面のシリコン酸化膜に対し所定のパターンに従ってフォ
ト・エツチング工程を適用し、不純物拡散窓を開けた。
Next, in order to define the planar shape of the second semiconductor region 2, a photo-etching process was applied to the silicon oxide film on the surface according to a predetermined pattern to open an impurity diffusion window.

この拡散窓を介してホウ素を拡散し、その深さが2.5
1fflに亘るp型債城を形成した。
Boron is diffused through this diffusion window, and its depth is 2.5
A p-type bond castle spanning 1ffl was formed.

新たにウェハ表面にシリコン酸化膜を形成した後、複数
個の第三領域要素31〜3nの平面形状を規定するため
、当該シリコン酸化膜に対して所定パターンに即したフ
ォト・エツチングを施し、複数個の第三領域要素用の不
純物拡散窓を形成した。
After a new silicon oxide film is formed on the wafer surface, the silicon oxide film is photo-etched in accordance with a predetermined pattern in order to define the planar shape of the plurality of third region elements 31 to 3n. Impurity diffusion windows for three third region elements were formed.

この拡散窓から高濃度に燐を拡散し、その深さが1.2
mlに亘るn十型第三領域要素31〜3nの集合から成
る第五領域3を形成した。したがって、これと同時に第
二半導体領域2が形成され、その実効厚味atは1.3
障とされた。
Phosphorus is diffused in high concentration through this diffusion window, and its depth is 1.2
A fifth region 3 consisting of a set of n0-type third region elements 31 to 3n was formed. Therefore, at the same time, the second semiconductor region 2 is formed, and its effective thickness at is 1.3.
It was considered an obstacle.

その後、第二、第三領域に共通のオーミック・コンタク
トを採るためのフォト・エツチング、金属薄膜蒸着、そ
のエツチング工程を経て電極ないし端子2t 、 3t
を形成した。半導体基板側の電極ないし端子も、上記金
属薄膜蒸着工程において同時に形成した。
After that, electrodes or terminals 2t, 3t are formed through photo-etching, metal thin film deposition, and etching processes to form a common ohmic contact in the second and third regions.
was formed. Electrodes or terminals on the semiconductor substrate side were also formed at the same time in the metal thin film deposition process.

こうしたプロセスによって作成された比較用のサージ吸
収素子の降伏電圧は120vを示し、サージ吸収電流は
最大300A/cm2まで取れた。
The breakdown voltage of a comparison surge absorbing element produced by such a process was 120V, and the surge absorption current could reach a maximum of 300A/cm2.

一方、本発明の思想に即するサージ吸収素子として、上
記第三領域に関するまでの作成工程は上記比較用のサー
ジ吸収素子におけると同じであるが、n型半導体基板の
裏側に第四半導体領域としてのp中領域を不純物拡散に
よって形成し、さらに第五半導体領域5としてのn中領
域を不純物拡散によって形成した後、金属薄膜蒸着によ
って電極ないし端子5tを形成したサージ吸収素子にお
いては、降伏電圧は121Vと略C同じであったが、ブ
レーク・オーバ電流が4A/c■2でサージ吸収電流は
何と最大500QA/c■2も取ることができた。
On the other hand, as a surge absorbing element according to the idea of the present invention, the manufacturing process up to the third region is the same as that of the comparative surge absorbing element, but a fourth semiconductor region is formed on the back side of the n-type semiconductor substrate. In the surge absorbing element in which the p-type medium region is formed by impurity diffusion, the n-type medium region as the fifth semiconductor region 5 is formed by impurity diffusion, and the electrodes or terminals 5t are formed by metal thin film deposition, the breakdown voltage is as follows. The voltage was approximately the same as 121V, but the breakover current was 4A/c2 and the surge absorption current was up to 500QA/c2.

また、クランプ電圧の変化幅は5〜50vまで、任意の
値に制御することができた。
Further, the variation width of the clamp voltage could be controlled to any value from 5 to 50V.

この特性例を見ても、本発明により設けられた第四半導
体領域4、第五領域5のSきは極めて大きいものである
ことが分かる。
Looking at this characteristic example, it can be seen that the S values of the fourth semiconductor region 4 and the fifth region 5 provided according to the present invention are extremely large.

そしてまた、他は上記と同一条件として、実質的に第二
半導体領域2の実効厚味を規定することになるn中型第
三領域を形成する際の拡散時間を変化させた所、降伏電
圧は30Vから170vの間で変化させることができた
。もちろん、この変化幅も最大変化幅ではなく、他の条
件も勘案すれば数ボルトから数百ポルトに亘る極めて広
範な変化範囲を得ることができることも確認されている
Also, under the same conditions as above, the breakdown voltage was It was possible to vary the voltage between 30V and 170V. Of course, this variation range is not the maximum variation range, and it has been confirmed that if other conditions are taken into account, an extremely wide range of variation from several volts to several hundred ports can be obtained.

また、本素子におけるサージ吸収メカニズムも、トンネ
リングや雪崩降伏によらず、確実にパンチスルー現象に
のみよって制御可能であることも確認された。
It was also confirmed that the surge absorption mechanism in this device can be reliably controlled solely by the punch-through phenomenon, without relying on tunneling or avalanche breakdown.

なお、例えば第3図示の素子において、図中の第四領域
4を第二、第三領域2.3と補助領域7の積層から成る
ように改変し、ただし第五領域の不純物濃度を補助領域
とあいまってクランプ電圧を規定するための降伏電圧を
規定し得るような濃度に制御すれば、両極性のサージ電
流に対して本発明の効果を呈することができる。
For example, in the device shown in the third figure, the fourth region 4 in the figure is modified to consist of a stack of the second and third regions 2.3 and the auxiliary region 7, but the impurity concentration of the fifth region is lower than that of the auxiliary region. By controlling the concentration to such a level that the breakdown voltage for defining the clamp voltage can be defined, the effects of the present invention can be exhibited against bipolar surge currents.

〈発明の効果〉 本発明によれば以下列記するように、既存の雪崩降伏型
素子に比し、各種優れた効果を得ることができる。
<Effects of the Invention> According to the present invention, various superior effects can be obtained as compared to existing avalanche breakdown type elements, as listed below.

■半導体基板ないし半導体ウェハはこの種素子の各部の
部品価額としては最も高価で、且つ最も融通の効かない
部材であるが、本発明によれば同一の材料定数の出発ウ
ェハからも異なる降伏電圧のサージ吸収素子を得ること
ができる。
■Semiconductor substrates or semiconductor wafers are the most expensive and most inflexible components of this type of device, but according to the present invention, even starting wafers with the same material constant can have different breakdown voltages. A surge absorbing element can be obtained.

■第二半導体領域及び第三領域の組、また第四半導体領
域と第五領域の組、あるいは第二半導体領域と第三領域
と補助領域の組自体は、第一半導体領域に対して共に同
一の面側からのみ形成することができるため、降伏電圧
及びあるいはクランプ電圧の変更及び定められた降伏電
圧、クランプ電圧にするための制御が極めて簡単で、且
つ高精度口折なえる。
■The set of the second semiconductor region and the third region, the set of the fourth semiconductor region and the fifth region, or the set of the second semiconductor region, the third region, and the auxiliary region are the same for the first semiconductor region. Since it can be formed only from the surface side, it is extremely easy to change the breakdown voltage and/or clamp voltage and control to obtain the predetermined breakdown voltage and clamp voltage, and high accuracy is required.

■降伏電圧やクランプ電圧に対して他の電気的特性、例
えば接合容量とか直列抵抗等は独立に設計することがで
き、したがって例えば、異なる降伏電圧やクランプ電圧
でも他の電気的特性は略−同様とすることもできる。
■ Other electrical characteristics, such as junction capacitance and series resistance, can be designed independently of the breakdown voltage and clamp voltage. Therefore, for example, even with different breakdown voltages and clamp voltages, other electrical characteristics are almost the same. It is also possible to do this.

■共通の半導体基板内に複数の素子を集積化することも
容易である。
(2) It is also easy to integrate multiple elements on a common semiconductor substrate.

■大電流領域では降伏電圧よりもさらにクランプ電圧が
大きく低減化する設計原理を有するので、極めて大きな
サージ電流をも吸収することができ、回路系の保護に関
して極めて高い能力を有する。
■Since the design principle is such that the clamp voltage is reduced even more than the breakdown voltage in the large current region, it can absorb even extremely large surge currents and has an extremely high ability to protect circuit systems.

■クランプ電圧が大きく低減化するとは言っても必要に
応じ、その値を極端には低い値とならないように、ある
いは本サージ吸収素子を適用する回路系の電源電圧に呼
応するように設定することができ、したがってサージ要
因がなくなった後も導通な続けるという続流現象を防止
することもできる。
■Even though the clamp voltage is greatly reduced, if necessary, set the value so that it does not become an extremely low value, or so that it corresponds to the power supply voltage of the circuit system to which this surge absorbing element is applied. Therefore, it is also possible to prevent a follow-on phenomenon in which conduction continues even after the surge factor has disappeared.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の第一発明に従う第一実施例の概略構成
図、第2図は第二発明に従うサージ吸収素子の一実施例
の概略構成図、第3図は第三発明に即する一実施例の概
略構成図、第4図は本発明素子の動作特性図、第5図は
第一発明に従う改変例の概略構成図、第6図、第7図、
第8図、第9図は、それぞれ本発明実施例のさらなる改
変例の概略構成図、51110図は本発明サージ吸収素
子の特殊な使い方の一例の説明図、である。 図中、lは第一半導体領域ないし半導体基板、2は第二
半導体領域、3は第三領域、31〜3nは第三領域要素
、4は第四領域、4l−4nは第四領域要素、5は第五
領域、6は第六領域、7は補助領域、10は全体として
の本発明サージ吸収素子、である。
FIG. 1 is a schematic configuration diagram of a first embodiment according to the first invention of the present invention, FIG. 2 is a schematic configuration diagram of an embodiment of a surge absorbing element according to the second invention, and FIG. 3 is according to the third invention. A schematic configuration diagram of one embodiment, FIG. 4 is an operational characteristic diagram of the device of the present invention, FIG. 5 is a schematic configuration diagram of a modified example according to the first invention, FIGS. 6 and 7,
8 and 9 are schematic configuration diagrams of further modified examples of the embodiment of the present invention, and FIG. 51110 is an explanatory diagram of an example of a special usage of the surge absorbing element of the present invention. In the figure, l is a first semiconductor region or a semiconductor substrate, 2 is a second semiconductor region, 3 is a third region, 31 to 3n are third region elements, 4 is a fourth region, 4l-4n are fourth region elements, 5 is a fifth region, 6 is a sixth region, 7 is an auxiliary region, and 10 is the entire surge absorbing element of the present invention.

Claims (1)

【特許請求の範囲】 1)半導体基板自体として形成されるか、または該半導
体基板に対して分離的に形成された第一導電型の第一半
導体領域と; 該第一半導体領域の上下両表面の中、一方の表面側に形
成され、上記第一導電型とは逆導電型であって上記第一
半導体領域との間でpn接合ダイオードを形成する第二
の半導体領域と;上記第一半導体領域とは反対側から上
記第二半導体領域に接触することにより、該第一半導体
領域との間の離間距離をして上記第二半導体領域の実効
厚味を規定する第三領域と; 上記第一半導体領域の上記上下両表面の中、上記一方の
表面に対向する他方の表面側に形成されるか、または上
記一方の表面側において上記第二の半導体領域に対し横
方向に離間して形成され、上記第一半導体領域と注入接
合を形成する第四領域と; 上記第一半導体領域とは反対側から上記第四領域に接触
することにより、該第四領域との間で整流性接合を形成
する第五領域と; から成り、上記pn接合ダイオードの逆バイアスで生ず
る空乏層が対応する上記第三領域に到達したときに生ず
る上記第一半導体領域と上記第三領域との間のパンチス
ルーによりサージ電流を吸収すると共に上記第四領域と
上記第五領域との間の上記整流性接合の降伏電圧により
クランプ電圧が規定されることを特徴とするサージ吸収
素子。 2)半導体基板自体として形成されるか、または該半導
体基板に対して分離的に形成された第一導電型の第一半
導体領域と; 該第一半導体領域の上下両表面の中、一方の表面側に形
成され、上記第一導電型とは逆導電型であって上記第一
半導体領域との間でpn接合ダイオードを形成する第二
の半導体領域と;上記第一半導体領域とは反対側から上
記第二半導体領域に接触することにより、該第一半導体
領域との間の離間距離をして上記第二半導体領域の実効
厚味を規定する第三領域と; 上記第一半導体領域の上記上下両表面の中、上記一方の
表面に対向する他方の表面側に形成されるか、または上
記一方の表面側において上記第二の半導体領域に対し横
方向に離間して形成され、上記第一半導体領域と注入接
合を形成する第四領域と; 上記第一半導体領域とは反対側から上記第四領域に接触
することにより該第四領域との間で整流性接合を形成す
る第五領域と; 該第五領域に対し、さらに上記第四領域とは反対側から
整流性接合を形成する第六領域と;から成り、上記pn
接合ダイオードの逆バイアスで生ずる空乏層が対応する
上記第三領域に到達したときに生ずる上記第一半導体領
域と上記第三領域との間のパンチスルーによりサージ電
流を吸収すると共に上記第五領域を介してのパンチスル
ーによりクランプ電圧が規定されることを特徴とするサ
ージ吸収素子。 3)半導体基板自体として形成されるか、または該半導
体基板に対して分離的に形成された第一導電型の第一半
導体領域と: 該第一半導体領域の上下両表面の中、一方の表面側に形
成され、上記第一導電型とは逆導電型であって上記第一
半導体領域との間でpn接合ダイオードを形成する第二
の半導体領域と;上記第一半導体領域とは反対側から上
記第二半導体領域に接触することにより、該第一半導体
領域との間の離間距離をして上記第二半導体領域の実効
厚味を規定する第三領域と; 上記第一半導体領域の上記上下両表面の中、上記一方の
表面に対向する他方の表面側に形成されるか、または上
記一方の表面側において上記第二の半導体領域に対し横
方向に離間して形成され、上記第一半導体領域と注入接
合を形成する第四領域と; 上記第三領域に対し上記第二半導体領域とは反対側から
整流性接合を形成する補助領域と;から成り、上記pn
接合ダイオードへの逆バイアスで生ずる空乏層が上記第
三領域に到達したときに生ずる上記第一半導体領域と上
記第三領域との間のパンチスルーによりサージ電流を吸
収すると共に上記第三領域と上記補助領域との間の上記
整流性接合の降伏電圧によりクランプ電圧が規定される
ことを特徴とするサージ吸収素子。
[Claims] 1) a first semiconductor region of a first conductivity type formed as the semiconductor substrate itself or separately formed with respect to the semiconductor substrate; both upper and lower surfaces of the first semiconductor region; a second semiconductor region formed on one surface side, having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; a third region that defines an effective thickness of the second semiconductor region by determining a separation distance from the first semiconductor region by contacting the second semiconductor region from a side opposite to the third region; Formed on the other surface facing the one surface of the upper and lower surfaces of one semiconductor region, or formed laterally apart from the second semiconductor region on the one surface side. a fourth region forming an injection junction with the first semiconductor region; and a fourth region forming a rectifying junction with the fourth region by contacting the fourth region from a side opposite to the first semiconductor region; a fifth region to be formed; and a punch-through between the first semiconductor region and the third region that occurs when a depletion layer generated by reverse bias of the pn junction diode reaches the corresponding third region. What is claimed is: 1. A surge absorbing element that absorbs surge currents and has a clamp voltage defined by a breakdown voltage of the rectifying junction between the fourth region and the fifth region. 2) a first semiconductor region of a first conductivity type formed as the semiconductor substrate itself or separately formed with respect to the semiconductor substrate; one of the upper and lower surfaces of the first semiconductor region; a second semiconductor region formed on the side and having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; from the side opposite to the first semiconductor region; a third region that is in contact with the second semiconductor region and defines an effective thickness of the second semiconductor region by determining a distance between the third region and the first semiconductor region; The first semiconductor is formed on the other surface facing the one surface among both surfaces, or is formed on the one surface side so as to be laterally spaced apart from the second semiconductor region. a fourth region forming an injection junction with the first semiconductor region; a fifth region forming a rectifying junction with the fourth region by contacting the fourth region from a side opposite to the first semiconductor region; a sixth region forming a rectifying junction from the side opposite to the fourth region; and the pn
A surge current is absorbed by the punch-through between the first semiconductor region and the third region, which occurs when the depletion layer produced by the reverse bias of the junction diode reaches the corresponding third region, and the fifth region A surge absorption element characterized in that a clamp voltage is defined by punch-through through the surge absorption element. 3) A first semiconductor region of a first conductivity type formed as the semiconductor substrate itself or separately formed with respect to the semiconductor substrate: one surface of both upper and lower surfaces of the first semiconductor region; a second semiconductor region formed on the side and having a conductivity type opposite to the first semiconductor region and forming a pn junction diode with the first semiconductor region; from the side opposite to the first semiconductor region; a third region that is in contact with the second semiconductor region and defines an effective thickness of the second semiconductor region by determining a distance between the third region and the first semiconductor region; The first semiconductor is formed on the other surface facing the one surface among both surfaces, or is formed on the one surface side so as to be laterally spaced apart from the second semiconductor region. a fourth region forming an injection junction with the pn region; an auxiliary region forming a rectifying junction from the side opposite to the second semiconductor region with respect to the third region;
A surge current is absorbed by the punch-through between the first semiconductor region and the third region that occurs when the depletion layer generated by reverse bias to the junction diode reaches the third region, and the surge current is absorbed by the third region and the third region. A surge absorbing element characterized in that a clamp voltage is defined by a breakdown voltage of the rectifying junction between the auxiliary region and the rectifying junction.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63246859A (en) * 1987-04-02 1988-10-13 Agency Of Ind Science & Technol Surge absorbing element
US5486709A (en) * 1992-03-27 1996-01-23 Agency Of Industrial Science & Technology Surge protection device

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* Cited by examiner, † Cited by third party
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JPS63246859A (en) * 1987-04-02 1988-10-13 Agency Of Ind Science & Technol Surge absorbing element
US5486709A (en) * 1992-03-27 1996-01-23 Agency Of Industrial Science & Technology Surge protection device

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