JPS6260044A - Communication controller - Google Patents

Communication controller

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Publication number
JPS6260044A
JPS6260044A JP60198452A JP19845285A JPS6260044A JP S6260044 A JPS6260044 A JP S6260044A JP 60198452 A JP60198452 A JP 60198452A JP 19845285 A JP19845285 A JP 19845285A JP S6260044 A JPS6260044 A JP S6260044A
Authority
JP
Japan
Prior art keywords
packet
computer
information
transmission
communication means
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60198452A
Other languages
Japanese (ja)
Inventor
Kazuyuki Yokota
和之 横田
Yasuo Horie
堀江 康雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP60198452A priority Critical patent/JPS6260044A/en
Publication of JPS6260044A publication Critical patent/JPS6260044A/en
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Abstract

PURPOSE:To improve processing efficiency and a transmission speed by controlling control information for packet transmission and reception and the information part of a packet individually. CONSTITUTION:The information part of a transmit packet generated by a CPU 1 is stored in a shared memory 11 and information on correspondence relation with the packet and control information on the transmission of the packet are stored in a shared memory 9. The CPU 2 performs processing accord ing to command codes set in the memory 9 and sets the result in a shared memory 10, and requests a CPU 3 to perform processing while maintaining the correspondence relation with the information of the transmit packet stored in the memory 11. The CPU 3 passes the information part of the transmit packet stored in the memory 11 through a communication control part 21 accord ing to the control information stored in the memory 9 on a DMA control basis to send out the packet directly to a circuit without the intervention of a pro gram.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、・eフット形式のデータ伝送を行ない、処理
効率を上げるとともに伝送速度の高速化を図るようにし
た通信制御装置に関するものである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a communication control device that performs e-foot format data transmission to improve processing efficiency and increase transmission speed. .

〔従来の技術〕[Conventional technology]

従来のこの種の通信制御装置の構成例を¥3図及び第・
1図にそれぞれ示す。ここでは、コンビュ−夕闇の通信
手段として共有メモリを使用した例をあげている。第;
3図によれば、1個の共有メモリ35により、・ぞフッ
トの情報部と該パケットの送受信制御情報を一体として
管理する方式である。
An example of the configuration of a conventional communication control device of this type is shown in Figure 3 and Figure 3.
Each is shown in Figure 1. Here, an example is given in which shared memory is used as a means of communication between Conview and Yuyami. No.;
According to FIG. 3, the information part of the foot and the transmission/reception control information of the packet are managed as one by one shared memory 35.

また、第4図によれば、通信制御装置内のマイクロコン
ピュータを機能分割し、CPU42によりパケットの伝
送制御手順等のプロトコルを制御し、CPU431/i
’:より、通信制御回路51を制御して・ぞフットの送
受信を実行する方式である。
Further, according to FIG. 4, the microcomputer in the communication control device is divided into functions, the CPU 42 controls protocols such as packet transmission control procedures, and the CPU 431/i
': This is a method in which the communication control circuit 51 is controlled to execute the transmission and reception of the foot.

このような構成で、・Pり、ト形式のデータ伝送が行わ
れていた。
With such a configuration, data transmission in the ・Pri, ・T format was performed.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、第3図に示したものは、回路的には簡単
な構成であるが、処理効率および伝送速度には限度があ
った。また、第41図に示したものは、機能分割された
分だけ通信制御装置としての処理効率及び伝送速度の点
で改善されてはいるが、・ぐフットの情報部が長くなれ
ば、それに比例してCPU間での/Jチケット受は渡し
、即ち、/Fケットの共有メモリ47と共有メモリ48
との転送に長い時間を必要とする。例えば、8ビツトマ
イクロコンピユータで1000バイトの転送をするため
には、約10ミリ秒を要し、コンピュータは、この転送
のために100係時間を占有されてしまうことになり、
処理効率の上でネックとなっていた。
However, although the configuration shown in FIG. 3 has a simple circuit configuration, there are limits to processing efficiency and transmission speed. Furthermore, although the system shown in Figure 41 has been improved in terms of processing efficiency and transmission speed as a communication control device by the amount of functional division, the longer the information section of the foot, the more The /J ticket reception between the CPUs is passed, that is, the /F ticket shared memory 47 and shared memory 48 are transferred between the CPUs.
and require a long time to transfer. For example, it takes about 10 milliseconds to transfer 1000 bytes with an 8-bit microcomputer, and the computer takes up 100 waiting hours for this transfer.
This was a bottleneck in terms of processing efficiency.

本発明は、このような従来の問題を解決するものであり
、処理効率及び伝送速度の向上を図るようにした、優れ
た通信制御装置を提供することを目的とする。
The present invention is intended to solve such conventional problems, and aims to provide an excellent communication control device that improves processing efficiency and transmission speed.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、上記目的を達成するために、ホストコンピュ
ータとしての第1のコンピュータと、伝送制御手段等の
プロトコルを実行する第2のコンピュータと、・ぐり”
ットの送信を実行する第3のコンピュータと、受信を実
行する第4のコンピー−タとを備え、第1のコンピュー
タと第2のコンピュータとの間、第2のコンピュータと
第3のコンビエータとの間、第1のコンピュータと第3
のコンピュータとの間、第2のコンピュータと第4のコ
ンピュータとの間及び第1のコンピュータと第4のコン
ピュータとの間にそれぞれ共有メモリを含む通信手段を
設けるものである。
In order to achieve the above object, the present invention includes a first computer as a host computer, a second computer that executes a protocol such as a transmission control means, etc.
a third computer for transmitting a combiator, and a fourth computer for receiving a combiator between the first computer and the second computer; between the first computer and the third
A communication means including a shared memory is provided between the second computer and the fourth computer, and between the first computer and the fourth computer, respectively.

〔作  用〕[For production]

上記構成によれば、ホストコンピュータト送信用コンピ
ュータとの間の通信手段に設けた共有メモリに送信パケ
ットの情報部を格納し、又ホストコンピュータと受信用
コンピュータとの間の通信手段に設けた共有メモリに受
信・ゼケットの情報部を格納するとともに、それぞれの
バク°ットの制御情報及びそのパケットとの対応関係を
示す情報などは、その他の通信手段の共有メモリに格納
することにより、コンピュータ間でのパケットの情報部
の転送時間を削減することができる。
According to the above configuration, the information part of the transmission packet is stored in the shared memory provided in the communication means between the host computer and the sending computer, and the information part of the transmitted packet is stored in the shared memory provided in the communication means between the host computer and the receiving computer. In addition to storing the information part of the reception and packets in the memory, the control information of each backcut and information indicating the correspondence with the packet can be stored in the shared memory of other communication means, so that it can be transmitted between computers. The transfer time of the information part of the packet can be reduced.

〔実施例〕〔Example〕

以下、図面により実施例を詳細に説明する。第1図は、
本発明の一実施例を示しだものであり、第4図の従来例
にマイクロコンピュータ及び共有メモリを含む通信手段
が追加される形になっている。
Hereinafter, embodiments will be described in detail with reference to the drawings. Figure 1 shows
This shows one embodiment of the present invention, in which a communication means including a microcomputer and a shared memory is added to the conventional example shown in FIG.

本図にもとづき、・ぞり°アト送信時の制御方法につい
て説明する。
Based on this figure, a control method during transmission will be explained.

(1)  ホストコンピュータで生成された送信・ぐり
“7トの情報部を共有メモリに格納するとともに、該・
ぐフットとの対応関係を示す情報および該パケットの送
信にかかわる制御情報を共有メモリ9に格納する。
(1) Store the 7 pieces of information generated by the host computer in the shared memory, and
Information indicating the correspondence with the foot and control information related to the transmission of the packet are stored in the shared memory 9.

(2)  このときの共有メモリ9及び11における使
用方法を第2図に例示する。共有メモリ9のコマンドコ
ードは、ホストコンピュータが通信制御装置に対して与
える指示内容を設定するものであり、通信制御装置の初
期化、およびその閉塞、バク゛ット送信などが考えられ
る。送信バク“7トアドレスは、共有メモリ11に格納
された送信・Pり゛ットの情報部のアドレスである。送
信結果データは、・ぐり°ットを送信し終った結果が設
定され、ホストコンヒーータに逆通知するだめのもので
ある。
(2) The usage of the shared memories 9 and 11 at this time is illustrated in FIG. The command code in the shared memory 9 is used to set instructions given by the host computer to the communication control device, such as initialization of the communication control device, blockage thereof, and backup transmission. The transmission backt address is the address of the information section of the transmission/print command stored in the shared memory 11.The transmission result data is set to the result of sending the backt; This is not intended to send reverse notification to the host heater.

HDLC7ドレスフイールドおよび、コントロールフィ
ールトハ、HDLC(ハイレベルデータリンク制御子J
@)形式の・ぞり”ットを送信する場合の例であシ、C
PU2によって設定される。共有メモリ1】の送信デー
タ長は、送信・ぐり°ットの情報部の長さを示す。作業
エリアlおよび2は、送信・Pケラトの情報部に付加す
るHDCLのヘッダ、即ち、共有メモリ9に設定されて
いるアドレスフィールドおよびコントロールフィールP
をパケット送信時に設定し、HDLC情報フレームを連
続したメモリ空間上に形成するためのエリアである。
HDLC7 dress field and control field, HDLC (high level data link controller J)
An example of sending a message in the @) format is C.
Set by PU2. The transmission data length of the shared memory 1 indicates the length of the information section of the transmission grid. Work areas 1 and 2 contain the HDCL header to be added to the information section of the transmission/Pkerato, that is, the address field and control field P set in the shared memory 9.
This area is set when transmitting a packet, and is used to form an HDLC information frame in a continuous memory space.

(3)CPU2は、共有メモリ9に設定されたコマンド
コードに従って処理を行ない、その結果を共有メモリ1
0に設定し、共有メモIJ 11に格納されている送信
・ぐフットの情報部との対応関係を保ったまま、CPU
3に処理依頼する。共有メモリ10の構成は、共有メモ
リ9と基本的に同一でよい。
(3) The CPU 2 performs processing according to the command code set in the shared memory 9, and transfers the result to the shared memory 1.
0, and the CPU is
Request processing to 3. The configuration of the shared memory 10 may be basically the same as that of the shared memory 9.

(4)CPU3は、共有メモリ10に格納されている制
御情報に従って共有メモリ11に格納されている送信パ
ケットの情報部をダイレクトメモリアクセス(DMA)
制御方式によって、通信制御回路21を経由して、プロ
グラムが関与することなく直接・にケラトを回線に送出
する。
(4) The CPU 3 uses direct memory access (DMA) to access the information part of the transmission packet stored in the shared memory 11 according to the control information stored in the shared memory 10.
Depending on the control method, the kerato is directly sent to the line via the communication control circuit 21 without any program involvement.

以上から明らかなように、送信・ぐり”ットの情報部は
、ホストコンピュータによって共有メモリ11に一旦設
定されれば、通信制御装置内であらためてプログラム的
にメモリ間を転送する必要がないという利点を有する。
As is clear from the above, the advantage of the transmission/grid information section is that once it is set in the shared memory 11 by the host computer, there is no need to programmatically transfer it between memories within the communication control device. has.

このため、CPU2、CPU3は本来の制御のために1
00%使用が可能となシ、処理効率の向上を図ることが
できるという効果を有する。
For this reason, CPU2 and CPU3 are used for the original control.
00% usage is possible, and processing efficiency can be improved.

パケット受信時については、上記送信時と逆の手順で実
行される。すなわち、受信した・ぐフットは、DMA制
御方式により共有メモ’J13に格納されるとともに、
その制御情報および該バク′ットとの対応関係を示す情
報が共有メモリ12および共有メモリ9に格納され、C
PU2からポストコンビ、−’XK−9ケットの受信を
通知する。ポストコンピュータは、これによって、ただ
ちに受信パケットを共有メモリ13から取シ出すことが
できる。
When receiving a packet, the procedure is reversed to that when transmitting the packet. That is, the received foot is stored in the shared memo 'J13 using the DMA control method, and
The control information and information indicating the correspondence with the backcut are stored in the shared memory 12 and the shared memory 9,
PU2 notifies the reception of the post combination -'XK-9 packet. This allows the post computer to immediately retrieve the received packet from the shared memory 13.

このように受信時においても、通信制御装置内で、・ぐ
り、1・の情報部をプログラム制御にょシフモリ間を転
送する必要がないという利点を有する。
In this way, even during reception, there is an advantage that there is no need to transfer the information portions of 1 and 1 within the communication control device between program control units.

〔発明の効果〕〔Effect of the invention〕

本発明は、上記実施例から明らかなように、送信または
受信・ぐフットについて、通信制御装置内でプログラム
制御によってマイクロコンピュータ間の受は渡しをする
必要がないため、マイクロコンピュータの負荷低減と処
理効率の向上を図ることができ、あわせて伝送速度の向
上をも可能にするものである。
As is clear from the above embodiments, the present invention eliminates the need for transmission or reception between microcomputers through program control within the communication control device, thereby reducing the load on the microcomputers and processing. This makes it possible to improve efficiency and also to improve transmission speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の一実施例の概略ブロック図、第2図
は、共有メモリの使用方法を説明する図、第3図、第4
図は、それぞれ従来例の概略ブロック図である。 1.2,3.4・CPU 、 5,6,7,8−ROM
/RAM 、 9,10,11.12゜13・・・共有
メモリ、14,15,16,17,18・・・競合制御
回路、19.20・・DMA制御回路、21.22・・
・通信制御回路、23゜24.25.26・・・パス。 特許出願人 松下電器産業株式会社 5ミーL:r
FIG. 1 is a schematic block diagram of an embodiment of the present invention, FIG. 2 is a diagram explaining how to use shared memory, FIGS.
Each figure is a schematic block diagram of a conventional example. 1.2,3.4・CPU, 5,6,7,8-ROM
/RAM, 9,10,11.12゜13...Shared memory, 14,15,16,17,18...Conflict control circuit, 19.20...DMA control circuit, 21.22...
・Communication control circuit, 23°24.25.26...pass. Patent applicant: Matsushita Electric Industrial Co., Ltd.

Claims (1)

【特許請求の範囲】 ホストコンピュータに接続し、パケット伝送を行なうた
めの通信制御装置において、 ホストコンピュータとしての第1のコンピュータと、伝
送制御手順等のプロトコルを実行する第2のコンピュー
タと、第1の通信制御回路を制御してパケットの送信を
実行する第3のコンピュータと、第2の通信制御回路を
制御してパケットの受信を実行する第4のコンピュータ
とを備え、第1のコンピュータと第2のコンピュータと
の間に通信手段Aを、第2のコンピュータと第3のコン
ピュータとの間に通信手段Bを、第1のコンピュータと
第3のコンピュータとの間に通信手段Cを、第2のコン
ピュータと第4のコンピュータとの間に通信手段Dを、
第1のコンピュータと第4のコンピュータとの間に通信
手段Eをそれぞれ設け、 送信するパケットの情報部を通信手段Cにより伝達し、
該送信パケットとの対応関係を示す情報および該送信パ
ケットの送信にかかわる制御情報を通信手段Aと通信手
段Bにより伝達し、一方、受信したパケットの情報部を
通信手段Eにより伝達し、該受信パケットとの対応関係
を示す情報および該受信パケットの受信にかかわる制御
情報を通信手段Dと通信手段Aにより伝達することによ
り、パケットの送受信のための制御情報とパケットの情
報部を別個に管理することを特徴とする通信制御装置。
[Scope of Claim] A communication control device connected to a host computer to perform packet transmission, comprising: a first computer serving as a host computer; a second computer executing a protocol such as a transmission control procedure; a third computer that controls a communication control circuit to transmit packets; a fourth computer that controls a second communication control circuit to receive packets; communication means A between the second computer and the third computer; communication means B between the second computer and the third computer; communication means C between the first computer and the third computer; a communication means D between the computer and the fourth computer,
A communication means E is provided between the first computer and the fourth computer, and the information part of the packet to be transmitted is transmitted by the communication means C,
Information indicating the correspondence with the transmission packet and control information related to the transmission of the transmission packet are transmitted by the communication means A and communication means B, while the information part of the received packet is transmitted by the communication means E, and the information part of the received packet is transmitted by the communication means E. By transmitting information indicating the correspondence with the packet and control information related to the reception of the received packet through communication means D and communication means A, the control information for transmitting and receiving the packet and the information part of the packet are managed separately. A communication control device characterized by:
JP60198452A 1985-09-10 1985-09-10 Communication controller Pending JPS6260044A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60198452A JPS6260044A (en) 1985-09-10 1985-09-10 Communication controller

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Application Number Priority Date Filing Date Title
JP60198452A JPS6260044A (en) 1985-09-10 1985-09-10 Communication controller

Publications (1)

Publication Number Publication Date
JPS6260044A true JPS6260044A (en) 1987-03-16

Family

ID=16391338

Family Applications (1)

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JP60198452A Pending JPS6260044A (en) 1985-09-10 1985-09-10 Communication controller

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JP (1) JPS6260044A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035956B2 (en) 2002-03-01 2006-04-25 Sharp Kabushiki Kaisha Transmission control circuit, reception control circuit, communications control circuit, and communications control unit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035956B2 (en) 2002-03-01 2006-04-25 Sharp Kabushiki Kaisha Transmission control circuit, reception control circuit, communications control circuit, and communications control unit

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