JPS625728U - - Google Patents
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- Publication number
- JPS625728U JPS625728U JP9504785U JP9504785U JPS625728U JP S625728 U JPS625728 U JP S625728U JP 9504785 U JP9504785 U JP 9504785U JP 9504785 U JP9504785 U JP 9504785U JP S625728 U JPS625728 U JP S625728U
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- converter
- signal
- muting
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
Description
第１図はこの考案の一実施例を示すデジタルミ
ユーテイング回路、第２図は従来のデジタルミユ
ーテイング回路を示す。 １１……アナログ入力端子、１２……Ａ―Ｄコ
ンバータ、１４……ラツチ回路、１６……ミユー
トコントロール入力端子、１７……ラツチパルス
入力端子。
ユーテイング回路、第２図は従来のデジタルミユ
ーテイング回路を示す。 １１……アナログ入力端子、１２……Ａ―Ｄコ
ンバータ、１４……ラツチ回路、１６……ミユー
トコントロール入力端子、１７……ラツチパルス
入力端子。
Claims (1)
- 【実用新案登録請求の範囲】 アナログ信号を入力してデジタル信号に変換す
るＡ―Ｄコンバータを有し、該Ａ―Ｄコンバータ
のデジタル信号に対してミユーテイングを行うデ
ジタル信号のミユーテイング回路において、 該Ａ―Ｄコンバータの出力デジタル信号をラツ
チするラツチ回路を備え、 該Ａ―Ｄコンバータのアナログ信号にミユーテ
イングをかけると共にそのデジタル信号を該ラツ
チ回路でホールドし、該Ａ―Ｄコンバータの直流
オフセツト電圧により発生するクリツクノイズを
防止したことを特徴とするデジタル信号のミユー
テイング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9504785U JPS625728U (ja) | 1985-06-25 | 1985-06-25 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9504785U JPS625728U (ja) | 1985-06-25 | 1985-06-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625728U true JPS625728U (ja) | 1987-01-14 |
Family
ID=30959125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9504785U Pending JPS625728U (ja) | 1985-06-25 | 1985-06-25 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625728U (ja) |
-
1985
- 1985-06-25 JP JP9504785U patent/JPS625728U/ja active Pending