JPS6256690B2 - - Google Patents
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- JPS6256690B2 JPS6256690B2 JP57064335A JP6433582A JPS6256690B2 JP S6256690 B2 JPS6256690 B2 JP S6256690B2 JP 57064335 A JP57064335 A JP 57064335A JP 6433582 A JP6433582 A JP 6433582A JP S6256690 B2 JPS6256690 B2 JP S6256690B2
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- H03M1/12—Analogue/digital converters
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- H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
- H03M1/182—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values the feedback signal controlling the reference levels of the analogue/digital converter
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- Engineering & Computer Science (AREA)
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- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号をデイジタル信号に変換
するアナログ―デイジタル（Ａ−Ｄ）変換装置に
関するもので、少ない素子数で高速に適するＡ―
Ｄ変換器を提供するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an analog-to-digital (A-D) converter for converting an analog signal into a digital signal.
This provides a D converter.
従来より、少い素子数で構成されるＡ―Ｄ変換
器として、第１図に示すようなトラツキング方式
のＡ―Ｄ変換器がある。本発明はこのＡ―Ｄ変換
器に改良を加えてより高速性を計つたものであ
る。そこで第１図および第２図によりこの従来の
Ａ―Ｄ変換器を説明する。第１図において１は入
力信号端であり、２は比較器、３はＡ―Ｄ変換
器、４はカウンター、５はクロツク端、６は出力
端である。次に第２図は入力信号ＩとＤ―Ａ変換
器３の出力Ｏを示す。 Conventionally, there is a tracking type AD converter as shown in FIG. 1 as an AD converter configured with a small number of elements. The present invention improves this A-D converter to achieve higher speed. Therefore, this conventional AD converter will be explained with reference to FIGS. 1 and 2. In FIG. 1, 1 is an input signal end, 2 is a comparator, 3 is an AD converter, 4 is a counter, 5 is a clock end, and 6 is an output end. Next, FIG. 2 shows the input signal I and the output O of the DA converter 3.
このＡ―Ｄ変換器の動作の基本は入力信号とＤ
―Ａ出力の電位差に零にするように帰還ループが
形成されていることである。 The basics of the operation of this A-D converter are the input signal and the
- A feedback loop is formed to make the potential difference of the A output zero.
つまり、第２図において時間零において入力信
号が与えられたとすると、Ｄ―Ａ出力は零であ
り、比較器２の出力はカウンターを増加させる信
号を発生し、クロツク５に同期してカウンター４
は増加し、Ｄ―Ａ出力はこれに応じて増加する。
そしてついには入力信号に追いつきこの段階で信
号をロツクし、入力信号とＤ―Ａ出力の差の極性
に応じてカウンター４に対してupあるいはDown
信号を発生させる。そこでこのカウンター４の出
力を外部に取り出せばこのデジタル出力６はアナ
ログ入力に対応した出力となる。 In other words, if the input signal is given at time zero in FIG.
increases, and the DA output increases accordingly.
Finally, it catches up with the input signal and locks the signal at this stage, causing the counter 4 to go up or down depending on the polarity of the difference between the input signal and the DA output.
generate a signal. Therefore, if the output of this counter 4 is taken out to the outside, this digital output 6 becomes an output corresponding to the analog input.
以上が動作の概要であるが、このタイプのＡ―
Ｄ変換器は入力信号が大きく変化した場合は追随
不可能の状態が発生し、さほど高速性は有しなか
つた。本発明はかかる点に鑑み、なされたもの
で、複数個の比較器を用いることにより高速性を
有するようにしたものである。 The above is an overview of the operation, but this type of A-
When the input signal changes significantly, the D converter becomes unable to follow the signal, and does not have very high speed. The present invention has been made in view of this point, and provides high-speed performance by using a plurality of comparators.
第３図は本発明におけるＡ―Ｄ変換器の動作原
理を示したもので、斜線の部分は複数の比較器の
レンジを示している。ここで複数の比較器は入力
を共通にしてかつ比較電圧を最小ビツトに対応す
る電圧分だけ変化させたものである。これらの比
較器は平列型Ａ―Ｄ変換器と同様に入力レベルに
対応する出力を発生させるが、上位より数個目の
比較器と下位より数個目の比較器の出力をカウン
ターの制御信号として用い、図に示すように上位
コンパレータはアツプ、下位コンパレータはダウ
ンとして用い、この間はホールド状態とする。 FIG. 3 shows the operating principle of the AD converter according to the present invention, and the shaded areas indicate the ranges of a plurality of comparators. Here, the plurality of comparators have a common input, and the comparison voltage is changed by the voltage corresponding to the minimum bit. These comparators generate an output corresponding to the input level like a parallel type A-D converter, but the outputs of the several comparators from the top and the several comparators from the bottom are controlled by a counter. It is used as a signal, and as shown in the figure, the upper comparator is used as UP and the lower comparator is used as DOWN, and during this time it is in a hold state.
以上のような動作を行わさせると第３図に示す
ように、比較器が多い分だけ高速でトラツキング
し、一度信号にロツクしてしまえば、比較器のダ
イナミツクレンジに充分余裕があるために信号が
はずれることがほとんどなくなるため、より高速
の信号を扱えるという大きな特徴と有する。 If the above operation is performed, as shown in Figure 3, the more comparators there are, the faster the tracking will be, and once the signal is locked, the comparators will have sufficient dynamic range, so It has the great feature of being able to handle higher-speed signals because it almost never loses the signal.
本発明を実施例を用いて詳細に説明する。第４
図は本発明の一実施例にかかる５ビツト高速Ａ―
Ｄ変換器である。最初に回路の構成を説明する。
ａは抵抗器直列接続の基準電圧発生器で、ｂ―１
〜ｂ―１５はそれぞれの基準電圧と入力信号を比
較する比較器群である。この比較器の数は全部で
16ケあり従来の５ビツト並列型Ａ―Ｄ変換器で必
要な数の半数である。ｃは基準電圧発生器ａの一
方に接続された第１のＤ―Ａ変換器で、ｄは基準
電圧発生器ａの他に一方に接続された第２のＤ―
Ａ変換器である。ｊは16ケの比較器の出力ｂ―１
〜ｂ―１６からの信号を４ビツト信号に変換する
エンコーダであり、ｋはデイジタル加減算器であ
る。またｇは比較器ｂ―１２の出力に接続された
第１の信号処理回路で、ｈは比較器ｂ―５の出力
に接続された第２の信号処理回路である。 The present invention will be explained in detail using examples. Fourth
The figure shows a 5-bit high-speed A-
It is a D converter. First, the configuration of the circuit will be explained.
a is a reference voltage generator connected in series with a resistor, b-1
~b-15 is a group of comparators that compare the respective reference voltages and input signals. The total number of comparators is
There are 16 converters, which is half the number required for a conventional 5-bit parallel A-D converter. c is a first D-A converter connected to one side of the reference voltage generator a, and d is a second D-A converter connected to one side in addition to the reference voltage generator a.
It is an A converter. j is the output b-1 of 16 comparators
It is an encoder that converts the signal from ~b-16 into a 4-bit signal, and k is a digital adder/subtractor. Also, g is a first signal processing circuit connected to the output of comparator b-12, and h is a second signal processing circuit connected to the output of comparator b-5.
またｅは第１のＤ―Ａ変換器ｃにデイジタル信
号を供給する第１のデイジタル信号発生器で、ｆ
は第２のＤ―Ａ変換器ｄにデイジタル信号を供給
する第２のデイジタル信号発生器で、さらにｉは
デイジタル加減算器ｋにデイジタル信号を供給す
る第３のデイジタル信号発生器である。 Further, e is a first digital signal generator that supplies a digital signal to the first DA converter c, and f
is a second digital signal generator that supplies a digital signal to the second DA converter d, and i is a third digital signal generator that supplies a digital signal to the digital adder/subtractor k.
次に動作について説明する。第１のＤ―Ａ変換
器ｃは、第１のデイジタル信号発生器ｅによつて
決定される電圧ＶHを基準電圧発生器ａの一方の
端ａ―１に印加する。また同様に第２のデイジタ
ル信号発生器ｆによつて決定された電圧ＶLを第
２のＤ―Ａ変換器ｄによつて、基準電圧発生器ａ
の他の一端ａ―２に印加する。このＶH，ＶLによ
つて比較器ｂあるいはｂ―１〜ｂ―１５の動作範
囲が決定される。本実施例ではＶH＞ＶLとし、本
アナログ・デイジタル変換の最小基準電圧ＶLOと
最大基準電圧ＶHOとは、ＶHO≧ＶH＞ＶL≧ＶLOで
ある。 Next, the operation will be explained. The first DA converter c applies a voltage V H determined by the first digital signal generator e to one end a-1 of the reference voltage generator a. Similarly, the voltage V L determined by the second digital signal generator f is transferred to the reference voltage generator a by the second DA converter d.
is applied to the other end a-2. The operating range of comparator b or b-1 to b-15 is determined by these V H and V L. In this embodiment, V H >V L is set, and the minimum reference voltage V LO and maximum reference voltage V HO of this analog-to-digital conversion are V HO ≧V H >V L ≧V LO .
この時、このＡ―Ｄ変換器はＶL＜ＶIN＜ＶHの
範囲の入力ＶINのＶIN−ＶLの電圧をＡ―Ｄ変換
する事ができる。本実施例では、16個の比較器ｂ
―１〜ｂ―１６を用いているため４ビツトのデイ
ジタル信号に、エンコーダｊを用いて変換する。
すなわちＶL〜ＶHの範囲を４ビツトで並列型のア
ナログ・デイジタル変換する。この時、第３のデ
イジタル信号発生器がＶL−ＶLOに相当する５ビ
ツトのデイジタル信号をｉ−３〜ｉ−７に発生す
れば、デイジタル加減算器ｋで，ｋ−１〜ｋ−４
のＶIN−ＶLに対応する４ビツトのデイジタル信
号と加算されて、デイジタル加算器あるいは減算
器（本実施例では加算器）ｋの出力ｋ−１０〜ｋ
１４に５ビツトのＶINの変換されたデイジタル信
号を得る事が可能である。この動作説明におい
て、第１のデイジタル信号発生器ｅはＶHの５ビ
ツトデイジタル信号を、第２のデイジタル信号発
生器ｆはＶLの５ビツトデイジタル信号を、第３
のデイジタル信号発生器ｉはＶLの５ビツトデイ
ジタル信号をそれぞれ発生している。 At this time, this A-D converter can A-to-D convert the voltage of V IN -V L of the input V IN in the range of V L < V IN < V H. In this embodiment, 16 comparators b
-1 to b-16 are used, so encoder j is used to convert it into a 4-bit digital signal.
That is, the range from V L to V H is converted into parallel analog-to-digital data using 4 bits. At this time, if the third digital signal generator generates a 5-bit digital signal corresponding to V L -V LO to i-3 to i-7, digital adder/subtractor k generates 5-bit digital signals from k-1 to k-4.
is added to the 4-bit digital signal corresponding to V IN -V L of , and outputs k-10 to k of digital adder or subtracter (adder in this embodiment) k
It is possible to obtain a converted digital signal of V IN of 14 to 5 bits. In this operation description, the first digital signal generator e generates a 5-bit digital signal of VH , the second digital signal generator f generates a 5-bit digital signal of VL, and the third digital signal generator e generates a 5-bit digital signal of VH .
Each digital signal generator i generates a 5-bit digital signal of VL .
次に入力ＶINがＶL〓ＶINの場合について説明
する。いまＶINが、ＶL＜ＶIN＜ＶHの範囲であ
り、しかも、ＶLとＶHの中間値を取つていると仮
定すると、16個の比較器のそれぞれの動作は例え
ばｂ−１〜ｂ−８の比較器はそれぞれ基準電圧よ
りＶINが低い即ちOFFの信号を発生し、ｂ−９
〜ｂ−１６の比較器はそれぞれ基準電圧よりＶIN
が高い、即ちONの信号を発生している。本実施
例では比較器のOFF信号を0V，ON信号を1Vと
した。ＶINが減少していき、ちようどｂ−１〜ｂ
−１２までの比較器がOFF信号を発生し、ｂ−
１３〜ｂ−１６はON信号を発生するが、ｂ−１
２比較器はちようどこの時ON信号1VからOFF信
号0Vに変化する。このｂ−１２の比較器の信号
変化は第１の信号処理回路ｇに伝えられ、この変
化はｇ−２より第１のデイジタル信号発生器ｅ−
６，第２のデイジタル信号発生器ｆ−６及び第３
のデイジタル信号発生器ｉ〜１にそれぞれ所定の
電圧ＶRだけ少ない値に設定する様に信号が伝え
られる。したがつて、第１のデイジタル信号発生
器ｅはＶH−ＶRの値を第１のＤ―Ａ変換器ｃにデ
イジタル信号で指定し、第２のデイジタル信号発
生器ｆにはＶL−ＶRの値を第２のＤ―Ａ変換器ｄ
にデイジタル信号で同時に指定する。このため基
準電圧発生器ａは、基準電圧をＶL−ＶR〜ＶH−
ＶRの範囲に決定され、これと同時に比較器群ｂ
からの出力状態は、変えられるが、基準電圧の変
換は同時に第３のデイジタル信号発生器ｉにも行
なわれるために、結果的に、出力ｋ−１０〜Ｋ１
４には基準電圧が変換されても正しいデイジタル
信号を出力する。 Next, a case where the input V IN is V L 〓V IN will be explained. Assuming that V IN is in the range V L < V IN < V H and is taking an intermediate value between V L and V H , the operation of each of the 16 comparators is, for example, b-1. ~b-8 comparators each generate a signal whose V IN is lower than the reference voltage, that is, OFF, and b-9
~ b-16 comparators each have V IN from the reference voltage.
is high, that is, generating an ON signal. In this example, the OFF signal of the comparator was set to 0V, and the ON signal was set to 1V. As V IN decreases, b-1 to b
-12 comparators generate OFF signals, b-
13 to b-16 generate ON signals, but b-1
2 The comparator changes from an ON signal of 1V to an OFF signal of 0V at this moment. This signal change of the comparator b-12 is transmitted to the first signal processing circuit g, and this change is transmitted from g-2 to the first digital signal generator e-
6, second digital signal generator f-6 and third
A signal is transmitted to each of the digital signal generators i to 1 so as to set the voltage to a value lower by a predetermined voltage V R . Therefore, the first digital signal generator e specifies the value of V H -V R to the first DA converter c with a digital signal, and the second digital signal generator f specifies the value of V L -V R. The value of V R is transferred to the second DA converter d.
simultaneously using digital signals. Therefore, the reference voltage generator a generates the reference voltage from V L −V R to V H −
V R range is determined, and at the same time comparator group b
Although the output state from K-10 to K1 is changed, since the conversion of the reference voltage is also performed at the same time in the third digital signal generator i, the outputs k-10 to K1 are changed.
4 outputs a correct digital signal even if the reference voltage is converted.
また同様にＶINがＶIN〓ＶHとなつた場合、ｂ
−５の出力はOFF信号からON信号、即ち0Vから
1Vに変化し、その変化は、第２の信号処理回路
ｇにより、所定の電圧ＶRだけ第１〜第３のデイ
ジタル信号発生器ｅ，ｆ，ｉの設定値を増加す
る。したがつて、基準電圧はＶL＋ＶR〜ＶH＋ＶR
となり入力信号ＶINに伴つてレンジが高電圧側に
シフトする。 Similarly, if V IN becomes V IN 〓V H , then b
-5 output is from OFF signal to ON signal, i.e. from 0V
1V, and this change causes the second signal processing circuit g to increase the set values of the first to third digital signal generators e, f, i by a predetermined voltage VR . Therefore, the reference voltage is V L +V R ~ V H +V R
Therefore, the range shifts to the high voltage side in accordance with the input signal V IN .
以上説明した様に、基準電圧はＶL〜ＶHである
が入力ＶINに伴つて所定の電圧ＶRだけ上・下に
シフトするため、本実施例の様に４ビツトの並列
型Ａ―Ｄ変換器を５ピツトのあるいはそれ以上の
Ａ―Ｄ変換器として用いることが出来る。 As explained above, the reference voltage is V L to V H , but it is shifted upward or downward by a predetermined voltage VR in accordance with the input V IN . The D converter can be used as a 5-pit or more A-D converter.
また本実施例では、第１および第２の信号処理
回路（ｇおよびｈ）はたとえば積分回路であり、
一時的なＶINの変化に対しては基準電圧の変化を
しない様になつている。またこれらの信号処理回
路は、ｂ−１２およびｂ−５の比較器の出力に接
続されているが、他の比較器に接続しても同様の
働きをさせることが可能である。またここでは、
２台の信号処理回路を用いたが、２台以上の比較
器ｂの出力に接続された２台以上信号処理回路を
用いてもよい。 Further, in this embodiment, the first and second signal processing circuits (g and h) are, for example, integration circuits,
The reference voltage is not changed in response to a temporary change in V IN . Furthermore, although these signal processing circuits are connected to the outputs of the comparators b-12 and b-5, they can function similarly even if they are connected to other comparators. Also here,
Although two signal processing circuits are used, two or more signal processing circuits connected to the outputs of two or more comparators b may be used.
以上説明したように本発明によるＡ―Ｄ変換装
置は少ない素子数でより高速の入力信号を扱える
ため、ビデオ帯のＡ―Ｄ変換器の集積化を容易に
し、また低消費電力化を計れる。 As explained above, since the A/D converter according to the present invention can handle faster input signals with a smaller number of elements, it is possible to easily integrate video band A/D converters and reduce power consumption.
さらに、本発明による基準電圧発生器は、ＶH
およびＶLそれぞれにＤ―Ａ変換器による電流源
がそれぞれ接続されていて、所定の電圧シフトＶ
Rを行つても、ＶRのシフトは両端で行なわれるた
め、基準電圧発生器の両端の電位差は変化しな
い。したがつて、抵抗直列接続によつて構成され
る基準電圧発生器を流れる電流は変化しないため
に、基準電圧の変化は高速で行われる。また複数
個の信号処理回路によつて、所定のシフト電圧Ｖ
Rはデイジタル信号によつて指定されるために任
意的に決定される。 Furthermore, the reference voltage generator according to the invention has V H
A current source by a D-A converter is connected to each of V L and V L, and a predetermined voltage shift V
Even if R is performed, the potential difference between both ends of the reference voltage generator does not change because the shift of V R is performed at both ends. Therefore, since the current flowing through the reference voltage generator constituted by the series connection of resistors does not change, the reference voltage changes quickly. Furthermore, a predetermined shift voltage V is determined by a plurality of signal processing circuits.
R is arbitrarily determined because it is specified by a digital signal.
第１図は従来のＡ―Ｄ変換器の概略構成図、第
２図はその動作波形図、第３図は本発明の一実施
例のＡ―Ｄ変換装置の動作説明図、第４図は本発
明の一実施例にかかる５ビツト高速Ａ―Ｄ変換装
置の概略構成図である。
ａ……基準電圧発生のための直列接続の抵抗
器、ｃ……第１のＤ―Ａ変換器、ｄ……第２のＤ
―Ａ変換器、ｇ，ｈ……第１および第２の信号処
理回路、ｅ，ｆ，ｉ……デイジタル信号発生器、
ｊ……エンコーダ、ｋ……デイジタル加算器。
Fig. 1 is a schematic configuration diagram of a conventional A-D converter, Fig. 2 is its operating waveform diagram, Fig. 3 is an explanatory diagram of the operation of an A-D converter according to an embodiment of the present invention, and Fig. 4 is 1 is a schematic configuration diagram of a 5-bit high-speed AD converter according to an embodiment of the present invention. a...Resistor connected in series for generating reference voltage, c...First DA converter, d...Second D
-A converter, g, h...first and second signal processing circuits, e, f, i...digital signal generator,
j...Encoder, k...Digital adder.
Claims (1)
ツトのデイジタル信号に変換するアナログ・デイ
ジタル変換装置であつて、ＶLO以上の電圧でＶHO
以下の電圧であるＶLを発生する第１の基準電圧
発生器と、前記ＶLより高い電圧で、しかも前記
ＶHO以下の電圧であるＶHを発生する第２の基準
電圧発生器と、前記ＶLからＶHまでの基準電圧範
囲を前記Ｎより小なるＭビツトの並列形アナロ
グ・デイジタル変換器と、前記ＶLOとＶLの電圧
差ＶL−ＶLOの値をＮビツトのデイジタル符号と
して記憶保持する回路と前記Ｍビツトの並列形ア
ナログ・デイジタル変換器の出力デイジタル符号
と、前記ＶL−ＶLOの記憶保持する回路のＮビツ
トのデイジタル符号とを加算し、Ｎビツトのデイ
ジタル符号を出力する回路を有し、しかも前記Ｍ
ビツト並列形アナログ・デイジタル変換器の比較
器の所定の出力信号により前記ＶLおよびＶHを同
時に所定の電圧ＶRだけ増加もしくは減少せしめ
る回路、さらにこれと同時に前記ＶL−ＶLOの記
憶保持する回路の記憶保持内容をＶL−ＶLO＋ＶR
もしくはＶL−ＶLO−ＶRに変更する回路を具備し
たことを特徴とするアナログ・デイジタル変換装
置。1 An analog-to-digital converter that converts the voltage of V HO higher than V LO from V LO to an N-bit digital signal, which converts V HO at a voltage higher than V LO
a first reference voltage generator that generates a voltage V L that is equal to or less than the voltage V L ; and a second reference voltage generator that generates a voltage V H that is higher than the V L and less than or equal to the V HO ; The reference voltage range from V L to V H is converted into an M-bit parallel analog-to-digital converter smaller than N, and the value of the voltage difference V L -V LO between V LO and V L is converted into an N-bit digital converter. The output digital code of the M-bit parallel analog-to-digital converter is added to the N-bit digital code of the circuit that stores and holds V L -V LO as a code, and the N-bit digital code is obtained. The M
A circuit that simultaneously increases or decreases V L and V H by a predetermined voltage VR by a predetermined output signal of a comparator of a bit-parallel type analog-to-digital converter; The memory retention content of the circuit is V L −V LO +V R
or V L -V LO -V R.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6433582A JPS58181325A (en) | 1982-04-16 | 1982-04-16 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6433582A JPS58181325A (en) | 1982-04-16 | 1982-04-16 | Analog-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58181325A JPS58181325A (en) | 1983-10-24 |
| JPS6256690B2 true JPS6256690B2 (en) | 1987-11-26 |
Family
ID=13255262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6433582A Granted JPS58181325A (en) | 1982-04-16 | 1982-04-16 | Analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58181325A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514480U (en) * | 1991-08-08 | 1993-02-26 | 三和シヤツター工業株式会社 | Bathroom door |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54964A (en) * | 1977-06-06 | 1979-01-06 | Fujitsu Ltd | Analog digital converter |
| JPS5432256A (en) * | 1977-08-18 | 1979-03-09 | Toshiba Corp | Coder |
-
1982
- 1982-04-16 JP JP6433582A patent/JPS58181325A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS54964A (en) * | 1977-06-06 | 1979-01-06 | Fujitsu Ltd | Analog digital converter |
| JPS5432256A (en) * | 1977-08-18 | 1979-03-09 | Toshiba Corp | Coder |
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| JPH0514480U (en) * | 1991-08-08 | 1993-02-26 | 三和シヤツター工業株式会社 | Bathroom door |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58181325A (en) | 1983-10-24 |
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