JPS6248154A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS6248154A JPS6248154A JP60188043A JP18804385A JPS6248154A JP S6248154 A JPS6248154 A JP S6248154A JP 60188043 A JP60188043 A JP 60188043A JP 18804385 A JP18804385 A JP 18804385A JP S6248154 A JPS6248154 A JP S6248154A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- data
- start bit
- amplitude
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はモデムを用いたアナロジ回線を使用し、周波数
変調方式によりデータ信号を非同期通信すると同時に振
幅変ｉＫよる信号伝送も併せて行うようにしたデータ伝
送方式に関するものである〔背景技術〕 従来より同波数変調もしくは位相変調と同時に振幅変調
を行い、信号伝送を高速化する試みが行なわれているが
、かかる従来例において振幅変調を多値化すると信号伝
送用回線の減衰特性により振幅の判別ができなくなり、
振幅変調の多値化が困難である問題があった。
変調方式によりデータ信号を非同期通信すると同時に振
幅変ｉＫよる信号伝送も併せて行うようにしたデータ伝
送方式に関するものである〔背景技術〕 従来より同波数変調もしくは位相変調と同時に振幅変調
を行い、信号伝送を高速化する試みが行なわれているが
、かかる従来例において振幅変調を多値化すると信号伝
送用回線の減衰特性により振幅の判別ができなくなり、
振幅変調の多値化が困難である問題があった。
本発明は、従来用いられている非同期モデムておいて振
幅変調を加えて高速化するに際し、各フレーム先頭のス
タートビットを振幅変調の基準に利用すると七によシ回
線の減衰特性やその時間的変化による振幅変調の復調誤
りが生じるのを防止し、振幅変調信号の多値化を可能に
したデータ伝送方式を提供することを目的とするもので
ある。
幅変調を加えて高速化するに際し、各フレーム先頭のス
タートビットを振幅変調の基準に利用すると七によシ回
線の減衰特性やその時間的変化による振幅変調の復調誤
りが生じるのを防止し、振幅変調信号の多値化を可能に
したデータ伝送方式を提供することを目的とするもので
ある。
第１図は本発明一実施例の伝送方式を実現するためのモ
デム装置のブロック図を示し２図中二重矢印はアナロジ
信号の流れ、−重矢印はデジタル信号の流れを示し、上
半部が送信部（Ｔ）、下半部が受信部（Ｒ）である。こ
の第１図の七ヂム装置は通常の七ヂムと同じボーレート
を持つが、データレートとしては、ボーレートの４倍と
なるものであり、振幅変調の多値化段数を増せばさらに
高速となる。なおこの例で多値化段数は２３＝８段階で
ある。また送受信部（Ｔ）（Ｒ）の共通部分として、Ｒ
５２３２Ｃ規格のインタフェース（１）とデータ入出力
の手順制御のためのデータ制御ロジック（２）を持つ。
デム装置のブロック図を示し２図中二重矢印はアナロジ
信号の流れ、−重矢印はデジタル信号の流れを示し、上
半部が送信部（Ｔ）、下半部が受信部（Ｒ）である。こ
の第１図の七ヂム装置は通常の七ヂムと同じボーレート
を持つが、データレートとしては、ボーレートの４倍と
なるものであり、振幅変調の多値化段数を増せばさらに
高速となる。なおこの例で多値化段数は２３＝８段階で
ある。また送受信部（Ｔ）（Ｒ）の共通部分として、Ｒ
５２３２Ｃ規格のインタフェース（１）とデータ入出力
の手順制御のためのデータ制御ロジック（２）を持つ。
まず送信部（Ｔ）において、データは送信データ信号線
（３）からボーレートの４倍で入力される。
（３）からボーレートの４倍で入力される。
スタートビット検出回路（４）は、この入力送信データ
をサンプリングしてスタートビットが入ると。
をサンプリングしてスタートビットが入ると。
これに続く１フレームの間（通常１０ビット程度）同期
を取シ、またスタートビットの期間中スタートビット信
号を出力する。シフトレジスタ（５）は、第２図のよう
な回路で実現できるものであって、シリアル入力４ピツ
ト出力のものである。第２図回路において、シフトレジ
スタ（５）は、１フレームが終わるたびにカウンタ付の
マルチプレクサ回路（６）が動作し、４フレ一ム分のデ
ータがスタートビットを先頭ＫＡ、Ｂ、Ｃ，Ｄの各ＩＯ
ビットのレジスタ（８Ａ）〜（８Ｄ）に送られる。分周
回路（７）はスタートビット信号を４分周して５つ目の
スタートビットの始まシでＡ、 Ｂ、 Ｃ，Ｄの４
つのレジスタ（し）〜（８Ｄ）の内容を出力側のレジス
タ（ｇＡ’）〜（８Ｄ）に転送し、この後出力側のレジ
スタ（８Ａ’）〜（８Ｄ’）からの計４ビットづつのデ
ータが、入力データの１／４のスピードの出力パルスに
同期して読み出され、変調回路部（９）に送出される。
を取シ、またスタートビットの期間中スタートビット信
号を出力する。シフトレジスタ（５）は、第２図のよう
な回路で実現できるものであって、シリアル入力４ピツ
ト出力のものである。第２図回路において、シフトレジ
スタ（５）は、１フレームが終わるたびにカウンタ付の
マルチプレクサ回路（６）が動作し、４フレ一ム分のデ
ータがスタートビットを先頭ＫＡ、Ｂ、Ｃ，Ｄの各ＩＯ
ビットのレジスタ（８Ａ）〜（８Ｄ）に送られる。分周
回路（７）はスタートビット信号を４分周して５つ目の
スタートビットの始まシでＡ、 Ｂ、 Ｃ，Ｄの４
つのレジスタ（し）〜（８Ｄ）の内容を出力側のレジス
タ（ｇＡ’）〜（８Ｄ）に転送し、この後出力側のレジ
スタ（８Ａ’）〜（８Ｄ’）からの計４ビットづつのデ
ータが、入力データの１／４のスピードの出力パルスに
同期して読み出され、変調回路部（９）に送出される。
第５図は上記動作のタイムチセードを示し。
同図（ａ）のような互いに１０ビット区間以上の間隔を
有するスタートビット信号に対し、このスタートビット
が入力する毎にマルチプレクサ回路（６）がＡ−ＤＬ、
ジスタ（８Ａ）〜（８Ｄ）に順次切り換地同図（ｂ）に
示すように、Ａ−Ｄ１７ジスタ（４）〜（８Ｄ）にシフ
トパルスに同期して切換時に順次入力される。この後数
えて５番目のスタートパルスが入力したとき、Ａ−ＤＬ
／ジスタ（８Ａ）〜（８Ｄ）の内容けＡ−Ｄレジスタ（
８′）〜（８′）に転送され人 Ｄ 、同図（Ｃ）のような入力信号の１／４のスピードの出
力パルスで各Ａ′〜ＤルジスタＣ８Ａ’）〜（８Ｄつ同
時に読み出されるのである。
有するスタートビット信号に対し、このスタートビット
が入力する毎にマルチプレクサ回路（６）がＡ−ＤＬ、
ジスタ（８Ａ）〜（８Ｄ）に順次切り換地同図（ｂ）に
示すように、Ａ−Ｄ１７ジスタ（４）〜（８Ｄ）にシフ
トパルスに同期して切換時に順次入力される。この後数
えて５番目のスタートパルスが入力したとき、Ａ−ＤＬ
／ジスタ（８Ａ）〜（８Ｄ）の内容けＡ−Ｄレジスタ（
８′）〜（８′）に転送され人 Ｄ 、同図（Ｃ）のような入力信号の１／４のスピードの出
力パルスで各Ａ′〜ＤルジスタＣ８Ａ’）〜（８Ｄつ同
時に読み出されるのである。
かくてＡルジスタ（８Ａ’）から出力されるビットデー
タはＰＪＩ図回路において周波数変調器（ｌＯ）に入力
され、８波数変調（ＦＳＫ）される。ここで同波政変調
器（１０）は一般のＩＣなどＫより周知の回路として構
成されるものであり５本発明ではこの同波数変調器（１
０）の出力信号を士セリアとして、残るＢ′〜Ｄルジス
タ（８Ｂ′）〜（８Ｄつからのじットザータで振幅変調
を行うよってしである。振幅変調器（１１）は例えば第
３図のような回路で容易に形成できるものであって Ｂ
ｔ〜Ｄルジスタ（８Ｂ’）〜（８ｇ）からのじットデー
タをＤ／Ａコンバータ（１２）でＤ／Ａ変換して電圧制
御型の可変利得増幅器θ３）の利得制御端子に入力し、
萌述のＦＳＸ信号を入力端に入力するものであシ、これ
により可変利得増幅器（１３）の出力にけ所望の＋セリ
セ出力が得られるのである。なお第１図上半部において
、ボーレイトクロックθ４）は信号伝送及びその制御の
基準となるクロック信号を出力しておシ５例えばスター
トビットの信号のスピードを有する。またシフトレジス
タ制御ロジックα均は、スタートビット検出回路（４）
出力、データ制御ロジック（２）出力及び上記クロック
信号を入力し、＠記シフトレジスタ（５）を制御するた
めのシフトパルスφ′出力パルスを作成する０次に、受
信部（Ｒ）として１士セリアを受信し、復調する回路の
ブロック図を第１図の下半分罠示し、これを説明する。
タはＰＪＩ図回路において周波数変調器（ｌＯ）に入力
され、８波数変調（ＦＳＫ）される。ここで同波政変調
器（１０）は一般のＩＣなどＫより周知の回路として構
成されるものであり５本発明ではこの同波数変調器（１
０）の出力信号を士セリアとして、残るＢ′〜Ｄルジス
タ（８Ｂ′）〜（８Ｄつからのじットザータで振幅変調
を行うよってしである。振幅変調器（１１）は例えば第
３図のような回路で容易に形成できるものであって Ｂ
ｔ〜Ｄルジスタ（８Ｂ’）〜（８ｇ）からのじットデー
タをＤ／Ａコンバータ（１２）でＤ／Ａ変換して電圧制
御型の可変利得増幅器θ３）の利得制御端子に入力し、
萌述のＦＳＸ信号を入力端に入力するものであシ、これ
により可変利得増幅器（１３）の出力にけ所望の＋セリ
セ出力が得られるのである。なお第１図上半部において
、ボーレイトクロックθ４）は信号伝送及びその制御の
基準となるクロック信号を出力しておシ５例えばスター
トビットの信号のスピードを有する。またシフトレジス
タ制御ロジックα均は、スタートビット検出回路（４）
出力、データ制御ロジック（２）出力及び上記クロック
信号を入力し、＠記シフトレジスタ（５）を制御するた
めのシフトパルスφ′出力パルスを作成する０次に、受
信部（Ｒ）として１士セリアを受信し、復調する回路の
ブロック図を第１図の下半分罠示し、これを説明する。
今回線より送られてきた士セリア入力は２つに分けられ
、一方はＡＧＣ回路０６）を通して振幅変調器を除去し
２周波数復調回路０７）に入力される。これは送信部で
送り出されたＡルジスタ（８Ａ”）からの出力の信号で
ある。次に牛セリア入力のもう一方は振幅復調回路α樽
に入る。第４図は、第１図の振幅変調回路（１８）の詳
細ブロック図である。まず士セリア入力のピークを士セ
リアピーク検出部θ９）で検出して振幅値とする。ボー
レートの１タロツク期間中に必ず１回以上の＋セリアの
ピークがあるので、各り０ツク期間の終り；Ｃはピーク
検出部（１９）の出力は必ず確定している。そこで周波
数復調出力から検出したスタートヒツト信号サシプルホ
ールド回路（２Ｑ）によりアナθクサンプルを行い、こ
の電圧を基準電圧として分圧回路幅）に加え、コンパレ
ータ群翰の基準電圧を作る。
、一方はＡＧＣ回路０６）を通して振幅変調器を除去し
２周波数復調回路０７）に入力される。これは送信部で
送り出されたＡルジスタ（８Ａ”）からの出力の信号で
ある。次に牛セリア入力のもう一方は振幅復調回路α樽
に入る。第４図は、第１図の振幅変調回路（１８）の詳
細ブロック図である。まず士セリア入力のピークを士セ
リアピーク検出部θ９）で検出して振幅値とする。ボー
レートの１タロツク期間中に必ず１回以上の＋セリアの
ピークがあるので、各り０ツク期間の終り；Ｃはピーク
検出部（１９）の出力は必ず確定している。そこで周波
数復調出力から検出したスタートヒツト信号サシプルホ
ールド回路（２Ｑ）によりアナθクサンプルを行い、こ
の電圧を基準電圧として分圧回路幅）に加え、コンパレ
ータ群翰の基準電圧を作る。
コンパレータ群（ロ）の各コシパレータによってこの基
準電圧と前記ピーク検出部（１９）の出力との比較を各
タロツク期間の終υて行ない、得られた出力をラッチ付
のエンコータのによって２進出力に変換しラッチする。
準電圧と前記ピーク検出部（１９）の出力との比較を各
タロツク期間の終υて行ない、得られた出力をラッチ付
のエンコータのによって２進出力に変換しラッチする。
以上のような回路で、スタートヒツト区間で基準電圧を
送りながら、振幅復調を行うことができる。かくてエン
コータ暖からのＢｌ。
送りながら、振幅復調を行うことができる。かくてエン
コータ暖からのＢｌ。
Ｃ’、 Ｄ’のデータ出力は、８波数復調回路０７）
出力のデータとあわせて、４ヒツトパラレル入力のシフ
トレジスタｔ２４１ Ｋ入力する。こｈは第２図の送信
部（Ｔ）のシフトしジスタ（６）と逆の動作を行い、４
フレームのデータを直列にして、Ｒ５２３２Ｃイシター
フエース（１）の受信データ線かに出力するのである。
出力のデータとあわせて、４ヒツトパラレル入力のシフ
トレジスタｔ２４１ Ｋ入力する。こｈは第２図の送信
部（Ｔ）のシフトしジスタ（６）と逆の動作を行い、４
フレームのデータを直列にして、Ｒ５２３２Ｃイシター
フエース（１）の受信データ線かに出力するのである。
なお＠１図下半部の受信部（Ｒ）において、ボーレイト
クロック鏝は上半部のそれと同様てクロツタ信号を出力
し、シフトレジスタ制御ロジック−及びスタートビット
検出回路側に入力する。シフトレジスタ制御ロジック□
□□はシフトレジスタ岡を制御し、スタートビット検出
回路ンねは前述のサンプルホールド回路（２旬にスター
トビットを供給する〔発明の効果〕 本発明は上述のようにＦＳＫ信号をさらに振幅変調して
伝送速度を向上するに際し、スタートビットを振幅変調
に際する基準振幅をして利用するようにしたので、基準
電圧をフレーム毎に送信することになり２回線の減衰量
の時同的変動に追従して振幅復調ができ、非同期℃デム
を大巾に高速化したにもかかわらず、データ伝送に際す
る誤り率を大巾に低減することができる効果を有するも
のである。
クロック鏝は上半部のそれと同様てクロツタ信号を出力
し、シフトレジスタ制御ロジック−及びスタートビット
検出回路側に入力する。シフトレジスタ制御ロジック□
□□はシフトレジスタ岡を制御し、スタートビット検出
回路ンねは前述のサンプルホールド回路（２旬にスター
トビットを供給する〔発明の効果〕 本発明は上述のようにＦＳＫ信号をさらに振幅変調して
伝送速度を向上するに際し、スタートビットを振幅変調
に際する基準振幅をして利用するようにしたので、基準
電圧をフレーム毎に送信することになり２回線の減衰量
の時同的変動に追従して振幅復調ができ、非同期℃デム
を大巾に高速化したにもかかわらず、データ伝送に際す
る誤り率を大巾に低減することができる効果を有するも
のである。
第１図は本発明−実施例によるｔデムのブロック図、第
２図は同上の送信部側のシフトレジスタのブロック図、
第３図は同上の振幅変調回路のづロック図、第４図は同
上の振幅復調回路のブロック図、第５図は第２図シフト
レジスタの動作説明図である。 代理人 弁理士 石 １）長 上 第２図 第３図 第４図 第５図 （Ｃ） Ｊ ｕＬＩＬＩ ＬＩ ＬＩＬｌヒ■ししＬ−
一一手続補正書（自発） 昭和６０年１０月２６日 昭和６０年特許願第１８８０４３号 ２、発明の名称 データ伝送方式 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 藤 井 貞 夫 ４、代理人 郵便番号 ５３０ 住 所 大阪市北区梅田１丁目１２番１７号５、補正命
令の日１寸 自 発 ６、補正により増加する発明の数 なし７、補正の対象
明ａｔ書及び図面 ８、補正の内容 （１）本願明細書第８頁第５行の「ビット」の次に「検
出信号」を挿入する。
２図は同上の送信部側のシフトレジスタのブロック図、
第３図は同上の振幅変調回路のづロック図、第４図は同
上の振幅復調回路のブロック図、第５図は第２図シフト
レジスタの動作説明図である。 代理人 弁理士 石 １）長 上 第２図 第３図 第４図 第５図 （Ｃ） Ｊ ｕＬＩＬＩ ＬＩ ＬＩＬｌヒ■ししＬ−
一一手続補正書（自発） 昭和６０年１０月２６日 昭和６０年特許願第１８８０４３号 ２、発明の名称 データ伝送方式 ３、補正をする者 事件との関係 特許出願人 住 所 大阪府門真市大字門真１０４８番地名称（５８
３）松下電工株式会社 代表者 藤 井 貞 夫 ４、代理人 郵便番号 ５３０ 住 所 大阪市北区梅田１丁目１２番１７号５、補正命
令の日１寸 自 発 ６、補正により増加する発明の数 なし７、補正の対象
明ａｔ書及び図面 ８、補正の内容 （１）本願明細書第８頁第５行の「ビット」の次に「検
出信号」を挿入する。
Claims (1)
- （１）モデムを用いたアナログ回線を使用し、周波数変
調された信号を非同期通信するようにしたデータ伝送方
式において、各フレーム先頭のスタートビットの振幅を
基準としてフレーム内のデータ信号に振幅変調をかけて
送信し、受信側ではスタートビットの基準振幅を参照し
てフレーム内の各ビットの振幅成分のデータと同波数成
分のデータとを同時に復調するようにしたことを特徴と
するデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188043A JPS6248154A (ja) | 1985-08-27 | 1985-08-27 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188043A JPS6248154A (ja) | 1985-08-27 | 1985-08-27 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248154A true JPS6248154A (ja) | 1987-03-02 |
Family
ID=16216678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188043A Pending JPS6248154A (ja) | 1985-08-27 | 1985-08-27 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248154A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124660A (ja) * | 1988-11-02 | 1990-05-11 | Matsushita Electric Ind Co Ltd | 変復調装置 |
| WO1998036544A1 (fr) * | 1997-02-12 | 1998-08-20 | Hirosi Fukuda | Procede de transmission de signaux vocaux et de signaux d'image au moyen de signaux de sortie codes |
| US6628596B2 (en) | 1997-01-27 | 2003-09-30 | Hirosi Fukuda | Multi-valued data elements for computer systems |
-
1985
- 1985-08-27 JP JP60188043A patent/JPS6248154A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124660A (ja) * | 1988-11-02 | 1990-05-11 | Matsushita Electric Ind Co Ltd | 変復調装置 |
| US6628596B2 (en) | 1997-01-27 | 2003-09-30 | Hirosi Fukuda | Multi-valued data elements for computer systems |
| WO1998036544A1 (fr) * | 1997-02-12 | 1998-08-20 | Hirosi Fukuda | Procede de transmission de signaux vocaux et de signaux d'image au moyen de signaux de sortie codes |
| US6643341B1 (en) | 1997-02-12 | 2003-11-04 | Hirosi Fukuda | Voice and image signal transmission method using code output |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4355397A (en) | Full duplex communication system for voice grade channels | |
| US3689841A (en) | Communication system for eliminating time delay effects when used in a multipath transmission medium | |
| CA1167926A (en) | Digital multi-level multi-phase modulation communication system | |
| EP0074848A3 (en) | Method and apparatus for data transmission using chirped frequency-shift-keying modulation | |
| US20030086505A1 (en) | Phase shift key burst receiver having improved phase resolution and timing and data recovery | |
| US5544200A (en) | Acquisition of carrier phase and symbol timing through joint estimation of phase and timing adjustments | |
| US4137427A (en) | Synchronizing device for the receiver clock of a data transmission system using PSK modulation | |
| US4562425A (en) | Differential encoder and decoder for transmitting binary data | |
| EP0080332A2 (en) | Timing error correction apparatus and method for QAM receivers | |
| JPS6248154A (ja) | デ−タ伝送方式 | |
| WO1984004863A1 (en) | Manchester decoder | |
| KR920017379A (ko) | 수신기의 자동주파수 제어방법 및 그 방법을 실시하는 장치 | |
| US3599103A (en) | Synchronizer for data transmission system | |
| JP2770964B2 (ja) | ロランｃ航行信号伝送などにメッセージ通信を乗せる際に、航行誤差及び空間波航行位置誤差を減じるための方法及びシステム | |
| DE2317597C3 (de) | Verfahren und Schaltungsanordnung zum Entzerren eines nach Übertragung mittels Phasenmodulation mit linearen Verzerrungen behafteten Signals vor der Demodulation | |
| US4821038A (en) | Method of and apparatus for Loran-C message communication with reduced skywave navigation location errors and the like | |
| CA1260135A (en) | Deriving frame interval signals | |
| US4584693A (en) | QPSK system with one cycle per Baud period | |
| US3517117A (en) | Bandwidth reduction coding technique | |
| US3348149A (en) | Serial to diplex conversion system | |
| CA1167118A (en) | Means for subdividing a baud period into multiple integration intervals to enhance digital message detection | |
| US3478267A (en) | Reception of pulses transmitted at n times the nyquist rate | |
| JPS648937B2 (ja) | ||
| US3821481A (en) | Three channel psk data modem apparatus | |
| GB1563385A (en) | Data transmission system |