JPS6239328U - - Google Patents
Info
- Publication number
- JPS6239328U JPS6239328U JP13053185U JP13053185U JPS6239328U JP S6239328 U JPS6239328 U JP S6239328U JP 13053185 U JP13053185 U JP 13053185U JP 13053185 U JP13053185 U JP 13053185U JP S6239328 U JPS6239328 U JP S6239328U
- Authority
- JP
- Japan
- Prior art keywords
- pass
- diagram showing
- oct
- channel divider
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- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Networks Using Active Elements (AREA)
Description
第１図は、この考案の一実施例を示す回路図で
ある。第２図は、従来の演算方式チヤンネルデバ
イダを示すブロツク図である。第３図は、第２図
のハイパス出力とローパス出力の周波数特性を示
す図である。 ２０……ハイパス路、２２……ローパス路、２
４……メインフイルタ（ハイパス）、２６，４６
……補正アンプ、４４……メインフイルタ（ロー
パス）。
ある。第２図は、従来の演算方式チヤンネルデバ
イダを示すブロツク図である。第３図は、第２図
のハイパス出力とローパス出力の周波数特性を示
す図である。 ２０……ハイパス路、２２……ローパス路、２
４……メインフイルタ（ハイパス）、２６，４６
……補正アンプ、４４……メインフイルタ（ロー
パス）。
Claims (1)
- 周波数分割をＣ―Ｒ２段のパツシブフイルタで
行い、合成した時の伝達関数を１とする補正フイ
ルタを接続してなる１２ｄＢ／ｏｃｔ．チヤンネ
ルデバイダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13053185U JPS6239328U (ja) | 1985-08-27 | 1985-08-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13053185U JPS6239328U (ja) | 1985-08-27 | 1985-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239328U true JPS6239328U (ja) | 1987-03-09 |
Family
ID=31028119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13053185U Pending JPS6239328U (ja) | 1985-08-27 | 1985-08-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239328U (ja) |
-
1985
- 1985-08-27 JP JP13053185U patent/JPS6239328U/ja active Pending