JPS6232638A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS6232638A JPS6232638A JP60172665A JP17266585A JPS6232638A JP S6232638 A JPS6232638 A JP S6232638A JP 60172665 A JP60172665 A JP 60172665A JP 17266585 A JP17266585 A JP 17266585A JP S6232638 A JPS6232638 A JP S6232638A
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Abstract
Description
【発明の詳細な説明】
C産業上の利用分野〕
本発明は半導体記憶装置に関し、特にEPROM (
Erasable Programmable R
ead 0nly Mes+ory)における低消
費電力化を図った半導体記憶装置に関する。[Detailed Description of the Invention] C Industrial Application Field] The present invention relates to a semiconductor memory device, and in particular to an EPROM (
Erasable Programmable R
The present invention relates to a semiconductor memory device that achieves low power consumption in (ead 0nly Mes+ory).
一般に、EPROM等の半導体記憶装置では、メモリセ
ルへの情報書込時と続出時とで夫々異なった電圧をワー
ド線に印加している0例えば、書込時には比較的高い電
圧の■、pが印加され、続出時にはこれよりも低い電圧
のV CCがワード線に印加される。第5図はこれら電
圧を印加するための回路の一例であり、メモリセルMの
ワード線WLの一端にはディプレフジョンMO3FET
(MO3型電界効果トランジスタ)Qlを介して■、
p及びV ccの電源VSを接続し、又その他端にはト
ランスファと称するディプレッションMOS F ET
Qz 、及びP型M OS F E T Q sとN型
MO3FETQ、とからなるインバータINVを介して
XデコーダXDECに接続している。なお、このような
ワード線は複数本(例えば8本)を並列して設けている
こと、又、前記インバータINVにはy ccが印加さ
れていることは言うまでもない。Generally, in a semiconductor memory device such as an EPROM, different voltages are applied to the word line when writing information to a memory cell and when writing information. A lower voltage VCC is applied to the word line when successive outputs occur. FIG. 5 shows an example of a circuit for applying these voltages, and one end of the word line WL of the memory cell M is connected to a depression MO3FET.
(MO3 type field effect transistor) ■ via Ql,
A depletion MOS FET called a transfer is connected to the power supply VS of p and Vcc, and the other end is connected to a depletion MOS FET called a transfer.
Qz, and is connected to an X decoder XDEC via an inverter INV consisting of a P-type MOSFET Qs and an N-type MO3FETQ. It goes without saying that a plurality of such word lines (for example, eight) are provided in parallel, and that ycc is applied to the inverter INV.
そして、書込時にはXデコーダXDECがいずれか1本
のワードvAWLを選択してそのインバータINVにL
OWレベルを入力し、MOS F ETQ、がオン、Q
4がオフとなり、MO3FETQ工もオフとなる。一方
、このワード線WLには電源vSからvp、を印加して
いるため、ワード線WLの電位は■2.まで上昇し、メ
モリセルMへの書込みが実行される。この時、他のワー
ド線ではインバータINVにおいてMO8FETQt及
びQ4が夫々オンしているため、電源VSの電位はグラ
ンドへ流れ、電位の上昇は生じない。Then, during writing, the X decoder XDEC selects one of the words vAWL and sets the inverter INV to the low
Input OW level, MOS FETQ is on, Q
4 is turned off, and MO3FETQ is also turned off. On the other hand, since the power supplies vS to vp are applied to this word line WL, the potential of the word line WL is 2. Then, writing to the memory cell M is executed. At this time, in the other word lines, MO8FETQt and Q4 are respectively turned on in the inverter INV, so the potential of the power supply VS flows to the ground, and no rise in potential occurs.
一方、続出時には全てのMO3FETQ!がオンすると
ともに、XデコーダXDECにより選択されたワード線
WLのインバータINVにLo−が入力されるため、そ
のM OS F E T Q sがオン、Q4がオフと
なる。このため、電源vS及びインバータINVからの
電位■ccがワード線WLに印加され、この電位を検出
することにより読出しが実行される。この時、他のワー
ド線Wl、ではインバータINVのM OS F E
T Q 4がオンしているため、電源■Sから各ワード
線に印加されるy ccはM OS F E T Q
z及びQ4を通ってグランドに流れてしまい、読出しが
実行されることはない。On the other hand, when it appears one after another, all MO3FETQ! is turned on, and Lo- is input to the inverter INV of the word line WL selected by the X decoder XDEC, so the MOS FET Qs is turned on and Q4 is turned off. Therefore, the potential ■cc from the power supply vS and the inverter INV is applied to the word line WL, and reading is executed by detecting this potential. At this time, in the other word line Wl, the MOS F E of the inverter INV
Since TQ4 is on, the ycc applied to each word line from the power supply S is MOS FETQ
It flows through z and Q4 to ground, and no reading is performed.
ところで、前述した回路構成では、続出時に選択されな
いワード線では、電源vSからのV ccは、MOSF
ETQ!及びQ4を通ってグランドへ通流してしまうた
め、これが余分な電力消費の原因となる。このため、こ
れを防止するために第6図(a)及び(b)に示す構成
がこれまでに提案されている。By the way, in the circuit configuration described above, in the word line that is not selected at the time of succession, Vcc from the power supply vS is MOSF
ETQ! Since the current flows through Q4 and ground, this causes extra power consumption. Therefore, in order to prevent this, the configurations shown in FIGS. 6(a) and 6(b) have been proposed.
即ち、前述した電源VSに接続されるMO3FE T
Q +を、同図(a)に示す構成とする。この構成は、
例えばP型シリコン基板41にN型ウェル42を形成し
、このN型ウェル42上に絶縁膜43を介してP型多結
晶シリコン層44を形成している。そして、このP型多
結晶シリコン層44の一端を電源VSに、他端をワード
線WLに接続し、又N型ウェル42にはコンタクト45
によって所定の電圧を印加できるように構成している。That is, the MO3FE T connected to the power supply VS mentioned above
Let Q+ have the configuration shown in FIG. This configuration is
For example, an N-type well 42 is formed on a P-type silicon substrate 41, and a P-type polycrystalline silicon layer 44 is formed on this N-type well 42 with an insulating film 43 interposed therebetween. One end of this P-type polycrystalline silicon layer 44 is connected to the power supply VS, the other end is connected to the word line WL, and a contact 45 is connected to the N-type well 42.
The structure is such that a predetermined voltage can be applied by.
実際には、同図(b)のように、複数本のワード線WL
に亘ってN型ウェル42を延設し、これに交差するよう
に各ワード線の多結晶シリコン層44を配設する。In reality, as shown in FIG.
An N-type well 42 is extended across the N-type well 42, and a polycrystalline silicon layer 44 for each word line is provided so as to intersect with the N-type well 42.
この構成によれば、特に続出時においては、N型ウェル
42にコンタクト45を介して所定の電圧を印加すると
、各多結晶シリコン層44では絶縁膜43を介してN型
ウェル42に面した部分に空乏層が拡がり、その結果多
結晶シリコン履44の電気抵抗が増大し電流が流れ難い
状態となる。According to this configuration, when a predetermined voltage is applied to the N-type well 42 via the contact 45, especially when forming one after another, the portion of each polycrystalline silicon layer 44 facing the N-type well 42 via the insulating film 43 The depletion layer expands, and as a result, the electrical resistance of the polycrystalline silicon layer 44 increases, making it difficult for current to flow.
このため、続出時における非選択のワード線において電
源VSからグランドへ通流する電流が現象され、この時
の消費電力の低減を図ることができる。For this reason, the current flowing from the power supply VS to the ground in the unselected word line at the time of succession is reduced, and power consumption at this time can be reduced.
上述した構成では、例えばP型多結晶シリコン層44の
不純物濃度をIQ”cm−”程度とし、N型ウェル42
との間の電圧(絶縁膜43を挟んだ部分の電位差)を7
〜8■程度とした場合、多結晶シリコン暦44における
空乏層は基板側から1000人程度程度拡がらないと考
えられる。このため、通常の2000Å以上の膜厚を有
する多結晶シリコンをそのまま利用する場合には、この
多結晶シリコン層内を流れる電流を十分に低減させるこ
とは難しい。In the above-mentioned configuration, for example, the impurity concentration of the P-type polycrystalline silicon layer 44 is set to about IQ "cm-", and the N-type well 42
The voltage between the
In the case of approximately .about.8.times., it is considered that the depletion layer in the polycrystalline silicon layer 44 does not extend by about 1000 layers from the substrate side. For this reason, when polycrystalline silicon having a normal film thickness of 2000 Å or more is used as is, it is difficult to sufficiently reduce the current flowing in this polycrystalline silicon layer.
このため、メモリセルの大集積化に伴ってワード線の数
が増加された場合には、セルアレイ全体としての消費電
力は極めて大きなものになり、前述した問題を完全に解
消することは難しい。For this reason, when the number of word lines increases with the increase in the integration of memory cells, the power consumption of the entire cell array becomes extremely large, making it difficult to completely eliminate the above-mentioned problem.
これを防止するために、多結晶シリコン層44のN型ウ
ェル42に対向する部分の不純物−a度を低減し、或い
は多結晶シリコン層の厚さを薄くする等することも考え
られるが、前者の対策では製造工程が複雑になって従来
のEPROMプロ土スに適合しないという問題が生じ、
後者では導通状態における多結晶シリコン層44の抵抗
が大きくなり、書込時や読出時にワー・ド線に所定の電
圧を印加できなくなる等の問題がある。In order to prevent this, it is possible to reduce the impurity -a degree in the portion of the polycrystalline silicon layer 44 facing the N-type well 42 or to reduce the thickness of the polycrystalline silicon layer, but the former The problem with this countermeasure is that the manufacturing process becomes complicated and is not compatible with conventional EPROM production systems.
In the latter case, the resistance of the polycrystalline silicon layer 44 in the conductive state becomes large, and there is a problem that a predetermined voltage cannot be applied to the word line during writing or reading.
本発明の半導体記憶装置は、上述した種々の問題を生じ
ることなく、非選択時におけるワード線の電流を低減し
て消費電力の低減を図るために、ワード線と電源との間
に接続した多結晶シリコン層の上に第2の多結晶シリコ
ン層を形成し、この第2の多結晶シリコン層と、前記1
の多結晶シリコン層の下側のウェルとに同時に電圧を印
加し得るように構成し、この電圧の印加によって1の多
結晶シリコン層内に上下方向乃至側方がら空乏層が拡が
ってlの多結晶シリコン層の抵抗を大幅に増大するよう
に構成している。In the semiconductor memory device of the present invention, in order to reduce power consumption by reducing the current in the word line during non-selection without causing the various problems described above, the semiconductor memory device connects a multi-layer power supply between the word line and the power supply. A second polycrystalline silicon layer is formed on the crystalline silicon layer, and this second polycrystalline silicon layer and the first
The structure is configured such that a voltage can be simultaneously applied to the well below the polycrystalline silicon layer 1, and by applying this voltage, a depletion layer expands in the vertical direction or laterally in the polycrystalline silicon layer 1, and the polycrystalline silicon layer 1 is The structure is such that the resistance of the crystalline silicon layer is significantly increased.
次に本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図乃至第3図は本発明をEPROMに適用した一実
施例を示しており、第1図において■SはV、、及び■
。の電源、MAはメモリセルMを有するメモリセルアレ
イ、XDECはXデコーダであり、各メモリセルMのワ
ード線WLの一端は、素子Q1.を介して前記電源VS
に接続し、又他端は素子Q2及びMO3FETQ3とQ
4とからなるインバータINVを介して前記Xデコーダ
XDECに接続している。そして、前記電源VS側に設
けた素子Q1mは、第2図及び第3図に夫々ことなる方
向の断面構造を示すように、ウェルと、1及び第2の多
結晶シリコン層とで構成している。1 to 3 show an embodiment in which the present invention is applied to an EPROM, and in FIG. 1, ■S is V, and ■
. MA is a memory cell array having memory cells M, XDEC is an X decoder, and one end of the word line WL of each memory cell M is connected to an element Q1. via the power supply VS
and the other end is connected to element Q2 and MO3FETQ3 and Q
It is connected to the X decoder XDEC via an inverter INV consisting of 4 and 4. The element Q1m provided on the power supply VS side is composed of a well and first and second polycrystalline silicon layers, as shown in FIGS. 2 and 3, respectively, showing cross-sectional structures in different directions. There is.
即ち、P型シリコン基板1には前記電源■Sと各メモリ
セルアレイMAとの間に亘って帯状のN型ウェル2を延
在形成し、その上に厚い二酸化シリコン膜からなる素子
分離領域3を形成するとともに、この素子分離領域3に
よって画成される部分には薄い二酸化シリコン膜4を形
成している。That is, a strip-shaped N-type well 2 is formed extending between the power source S and each memory cell array MA on a P-type silicon substrate 1, and an element isolation region 3 made of a thick silicon dioxide film is formed thereon. At the same time, a thin silicon dioxide film 4 is formed in a portion defined by the element isolation region 3.
そして、この二酸化シリコン膜4上には前記N型ウェル
2と交差するように、しかも各メモリセルアレイMAの
ワード線WLに対応して夫々1の多結晶シリコン層5を
所定パターンに形成し、これにはP型不純物を導入して
P型子結晶シリコン層として構成している。この1の多
結晶シリコン層5の略中央部上には二酸化シリコンから
なる絶縁膜6を形成し、更にこの絶縁膜6上には前記各
1の多結晶シリコン層5に交差するように帯状の第2の
多結晶シリコン層7を形成している。しかる上で、この
第2の多結晶シリコン層7上に絶縁膜8を、又前記1及
び第2の多結晶シリコン層5゜7上に層間絶縁膜9を形
成した後、前記1の多結晶シリコン層5の両端に金属電
i5A、5Bを有するコンタクト5a、5bを形成して
前記各ワード線WL、即ちコンタクト5aを電源vSに
、コンタクト5bをメモルセルMに接続している。又、
前記N型ウェル2の一部には、不純物を高濃度に導入し
たウェルコンタクト部2aを形成し、金属電極2Aを形
成している。更に、前記第2の多結晶シリコン層7の一
部にもコンタクト部7aを形成している。これら、N型
ウェル2と第2多結晶シリコン層7の各コンタクト部2
a、?aは読出時にHighレベルの電圧が印加される
電圧源に接続している。Then, one polycrystalline silicon layer 5 is formed in a predetermined pattern on this silicon dioxide film 4 so as to intersect with the N-type well 2 and corresponding to the word line WL of each memory cell array MA. A P-type impurity is introduced into the layer to form a P-type child crystalline silicon layer. An insulating film 6 made of silicon dioxide is formed on approximately the center of this one polycrystalline silicon layer 5, and a band-shaped insulating film 6 is further formed on this insulating film 6 so as to cross each of the above-mentioned one polycrystalline silicon layer 5. A second polycrystalline silicon layer 7 is formed. After forming an insulating film 8 on this second polycrystalline silicon layer 7 and an interlayer insulating film 9 on the first and second polycrystalline silicon layers 57, Contacts 5a and 5b having metal electrodes i5A and 5B are formed at both ends of the silicon layer 5, and each word line WL, that is, the contact 5a is connected to the power supply vS, and the contact 5b is connected to the memory cell M. or,
In a part of the N-type well 2, a well contact portion 2a into which impurities are introduced at a high concentration is formed, and a metal electrode 2A is formed. Furthermore, a contact portion 7a is also formed in a portion of the second polycrystalline silicon layer 7. These contact portions 2 of the N-type well 2 and the second polycrystalline silicon layer 7
a,? A is connected to a voltage source to which a high level voltage is applied during reading.
この構成によれば、メモルセルMへの情報の書込時にお
いては、N型ウェル2及び第2多結晶シリコン層7には
Lo−レベルが印加されるため、1の多結晶シリコン層
5は比較的に低い抵抗値に保たれ、選択されたワード線
WLに所定の電圧V□を印加して従来と同様に書込みを
実行する。According to this configuration, when writing information to the memory cell M, since Lo- level is applied to the N-type well 2 and the second polycrystalline silicon layer 7, the first polycrystalline silicon layer 5 is A predetermined voltage V□ is applied to the selected word line WL, and writing is executed in the same way as in the conventional method.
一方、続出時には、N型ウェル2と第2多結晶シリコン
N7の夫々にコンタクト部2a、7aを介して所定の電
圧を印加するため、lの多結晶シリコン715では、下
側のN型ウェル2に対向する面及び上側の第2多結晶シ
リコン層7に対向する面で夫々空乏層が拡がり、1の多
結晶シリコン層5全体としての導電面積を著しく低減し
てその抵抗を極めて高いものにする。この場合、第3図
のように、第2多結晶シリコン層7が1の多結晶シリコ
ン層5の側面にも対向配置した構成であれば、1の多結
晶シリコン層5の側面部からも空乏層が拡がって抵抗は
更に大きな値となる。On the other hand, in the case of continuous formation, a predetermined voltage is applied to the N-type well 2 and the second polycrystalline silicon N7 through the contact parts 2a and 7a, respectively, so that in the polycrystalline silicon 715 of 1, the lower N-type well 2 The depletion layer expands on the surface facing the second polycrystalline silicon layer 7 and on the surface facing the upper second polycrystalline silicon layer 7, which significantly reduces the conductive area of the first polycrystalline silicon layer 5 as a whole and makes its resistance extremely high. . In this case, if the second polycrystalline silicon layer 7 is arranged to face the side surface of the first polycrystalline silicon layer 5 as shown in FIG. As the layer expands, the resistance becomes even larger.
このため、続出時において、非選択のワード線WLにお
ける素子Q0の抵抗値が大きくなり、グランドに流れる
余分な電流を抑制して消費電力の低減を達成することが
できる。また、このように1の多結晶シリコン層5の抵
抗を増大できることは、逆に見れば1の多結晶シリコン
層5の膜厚を増やすことが可能になることであり、これ
により書込時や続出時の電圧降下を抑制してその特性を
向上することもできる。Therefore, in the case of successive word lines, the resistance value of the element Q0 in the unselected word line WL becomes large, and it is possible to suppress the extra current flowing to the ground, thereby achieving a reduction in power consumption. In addition, being able to increase the resistance of the polycrystalline silicon layer 5 in this way means that it becomes possible to increase the film thickness of the polycrystalline silicon layer 5 in writing. It is also possible to improve the characteristics by suppressing the voltage drop during continuous application.
なお、前記素子Q1.の製造方法を、メモリセルMの製
造工程に対応させて第4図(a)〜(g)を用いて説明
する。Note that the element Q1. The manufacturing method will be explained using FIGS. 4(a) to 4(g) in correspondence with the manufacturing process of the memory cell M.
先ず、同図(a)のように、P型シリコン基板1にN型
ウェル2を形成した後、素子形成領域にシリコン窒化膜
10を形成し、これをマスクにして酸化処理を行って厚
い二酸化シリコン膜からなる素子分離領域3を形成する
。その上で、同図(b)のように前記シリコン窒化膜1
0を除去し、代わりに薄い二酸化シリコン膜4を形成す
る。次いで、この二酸化シリコン膜4上に多結晶シリコ
ン膜11を気相成長法等によって形成し、これにポロン
等のP型不純物を導入する。First, as shown in the figure (a), after forming an N-type well 2 on a P-type silicon substrate 1, a silicon nitride film 10 is formed in the element formation region, and an oxidation process is performed using this as a mask to form a thick dioxide film. An element isolation region 3 made of a silicon film is formed. Then, as shown in FIG.
0 is removed and a thin silicon dioxide film 4 is formed in its place. Next, a polycrystalline silicon film 11 is formed on this silicon dioxide film 4 by a vapor phase growth method or the like, and a P-type impurity such as poron is introduced into this film.
次に、同図(c)のように、メモリセルMの浮遊ゲート
20となる領域及び1の多結晶シリコン層5となる領域
を残して多結晶シリコン層11をパターン形成し、その
上に熱酸化法により二酸化シリコン膜21.6を形成す
る。Next, as shown in FIG. 2C, the polycrystalline silicon layer 11 is patterned, leaving a region that will become the floating gate 20 of the memory cell M and a region that will become the polycrystalline silicon layer 5 of 1, and is then heated. A silicon dioxide film 21.6 is formed by an oxidation method.
次いで、同図(d)のように、その上に再び多結晶シリ
コン層を成長させ、かつ表面に二酸化シリコン膜を形成
した後に、フォトレジスト12をマスクにしてバターニ
ングを行い、前記浮遊ゲート20上及びlの多結晶シリ
コン層5上に夫々制御ゲート22と第2の多結晶シリコ
ン層7及び各絶縁膜23と8を形成するようにパターン
形成する。この後、軽くエツチング処理を行って、前記
1の多結晶シリコン層5上の二酸化シリコン膜6及び浮
遊ゲート20上の二酸化シリコン膜21の夫々の露呈部
分をエツチング除去する。Next, as shown in FIG. 4(d), a polycrystalline silicon layer is grown thereon again and a silicon dioxide film is formed on the surface, and then buttering is performed using the photoresist 12 as a mask to form the floating gate 20. Patterns are formed to form a control gate 22, a second polycrystalline silicon layer 7, and insulating films 23 and 8 on the upper and l polycrystalline silicon layers 5, respectively. Thereafter, a light etching process is performed to remove the exposed portions of the silicon dioxide film 6 on the first polycrystalline silicon layer 5 and the silicon dioxide film 21 on the floating gate 20.
そして、同図(e)のように、素子Q1□に相当する部
分をフォトレジスト13等で覆った上で、多結晶シリコ
ンのエツチングを行い、浮遊ゲート20を制御ゲート2
2と略同−形状に成形する。Then, as shown in FIG. 3(e), the portion corresponding to the element Q1□ is covered with a photoresist 13, etc., and the polycrystalline silicon is etched to change the floating gate 20 to the control gate 2.
2. Mold into approximately the same shape as 2.
その上で、同図(f)のように、ひ素等のN型不純物を
導入して、N型ウェル2のコンタクト部2aを形成し、
同時にメモリセルのソース・ドレイン領域24.25を
形成する。そして、層間絶縁膜9を形成し、かつコンタ
クト孔を形成した上で金属電極26.27,28.2A
、5A、5Bを形成することにより、同図(g)のよう
に、前記素子Q1mとメモリセルMを完成できる。Then, as shown in FIG. 2(f), an N-type impurity such as arsenic is introduced to form the contact portion 2a of the N-type well 2.
At the same time, source/drain regions 24 and 25 of the memory cell are formed. Then, after forming an interlayer insulating film 9 and forming contact holes, metal electrodes 26.27 and 28.2A are formed.
, 5A, and 5B, the element Q1m and the memory cell M can be completed as shown in FIG.
この製造方法によれば、従来のEPROMの製造方法を
そのまま用いるだけで、素子Q3.を同時に形成するこ
とができる。According to this manufacturing method, by simply using the conventional EPROM manufacturing method, element Q3. can be formed simultaneously.
以上説明したように本発明は、ワード線と電源との間に
接続した多結晶シリコン層の上に第2の多結晶シリコン
層を形成し、この第2の多結晶シリコン層と、前記1の
多結晶シリコン層の下側のウェルとに同時に電圧を印加
し得るように構成し、この電圧の印加によって1の多結
晶シリコン層内に上下方向乃至側方がら空乏層が拡がっ
て1の多結晶シリコン層の抵抗を大幅に増大するように
構成しているので、EPROMの特に続出時における非
選択ワード線におけるグランドへ通流する電流を低減し
、これにより集積度の高いEFROMにおいても消費電
力の低減を達成できる。また、1の多結晶シリコン層の
膜厚を増やすことも可能になり、導通状態における多結
晶シリコン層の抵抗を低減して書込みや読出し特性を向
上することもできる。As explained above, the present invention forms a second polycrystalline silicon layer on a polycrystalline silicon layer connected between a word line and a power supply, and connects this second polycrystalline silicon layer with the first polycrystalline silicon layer. The configuration is such that a voltage can be simultaneously applied to the well below the polycrystalline silicon layer, and by applying this voltage, a depletion layer expands in the vertical direction or sideways in the polycrystalline silicon layer 1, and the polycrystalline silicon layer 1 is expanded. Since it is configured to significantly increase the resistance of the silicon layer, it reduces the current flowing to the ground in unselected word lines in EPROMs, especially during successive readouts, thereby reducing power consumption even in highly integrated EFROMs. reduction can be achieved. Furthermore, it becomes possible to increase the thickness of the first polycrystalline silicon layer, and it is also possible to reduce the resistance of the polycrystalline silicon layer in a conductive state and improve write and read characteristics.
第1図は本発明の一実施例の回路構成及び素子の平面構
成を併せて示す模式的平面図、第2図は第1図のAA線
に沿う断面図、第3図は第1図のBB線に沿う断面図、
第4図(a)〜(g)は製造方法を工程順に示す断面図
、第5図は従来の回路構成図、第6図(a)、(b)は
夫々従来構成の断面図とその模式的平面図である。
1・・・P型シリコン基板、2・・・N型ウェル、3・
・・素子分離領域、4・・・二酸化シリコン膜、5・・
・1の多結晶シリコン層、6・・・絶縁膜、7・・・第
2の多結晶シリコン層、8・・・絶縁膜、9・・・層間
絶縁膜、10・・・シリコン窒化膜、11・・・多結晶
シリコン層、12.13・・・フォトレジスト、20・
・・浮遊ゲート、22・・・制御ゲート、41・・・P
型シリコン基板、42・・・N型ウェル、43・・・絶
縁膜、44・・・多結晶シリコン層、45・・・コンタ
クト、M・・・メモリセル、MA・・・メモリセルアレ
イ、XDEC・・・Xデコーダ、VS・・・電源、WL
・・・ワード線、Ql 、 Qz 、 Qs、Q4
・・・素子(MOSFET) 、Q、、・・・素子。
第1図
第2図
第3図
第4図
(a)1゜
第4図
第5図FIG. 1 is a schematic plan view showing the circuit configuration and the planar configuration of an element according to an embodiment of the present invention, FIG. 2 is a sectional view taken along line AA in FIG. 1, and FIG. A cross-sectional view along the BB line,
Figures 4 (a) to (g) are cross-sectional views showing the manufacturing method in the order of steps, Figure 5 is a conventional circuit configuration diagram, and Figures 6 (a) and (b) are cross-sectional views and schematic diagrams of the conventional configuration, respectively. FIG. 1... P type silicon substrate, 2... N type well, 3...
...Element isolation region, 4...Silicon dioxide film, 5...
- 1 polycrystalline silicon layer, 6... insulating film, 7... second polycrystalline silicon layer, 8... insulating film, 9... interlayer insulating film, 10... silicon nitride film, 11... Polycrystalline silicon layer, 12.13... Photoresist, 20.
...Floating gate, 22...Control gate, 41...P
type silicon substrate, 42...N type well, 43...insulating film, 44...polycrystalline silicon layer, 45...contact, M...memory cell, MA...memory cell array, XDEC ...X decoder, VS...power supply, WL
...Word line, Ql, Qz, Qs, Q4
...Element (MOSFET), Q, ...Element. Figure 1 Figure 2 Figure 3 Figure 4 (a) 1° Figure 4 Figure 5
Claims (1)
層を形成し、この1の多結晶シリコン層をメモリアレイ
のワード線と電源との間に接続してなる半導体記憶装置
において、前記1の多結晶シリコン層の上に第2の多結
晶シリコン層を形成し、この第2の多結晶シリコン層と
前記ウェルとに同時に電圧を印加し得るように構成し、
この電圧の印加によって1の多結晶シリコン層内に上下
方向乃至側方から空乏層を広げるように構成したことを
特徴とする半導体記憶装置。 2、ウェルと1の多結晶シリコン層との間、及び1の多
結晶シリコン層と第2の多結晶シリコン層との間には夫
々絶縁膜を介挿してなる特許請求の範囲第1項記載の半
導体記憶装置。[Claims] 1. A semiconductor formed by forming one polycrystalline silicon layer on a well provided in a semiconductor substrate, and connecting this one polycrystalline silicon layer between a word line of a memory array and a power supply. In the storage device, a second polycrystalline silicon layer is formed on the first polycrystalline silicon layer, and a voltage can be applied to the second polycrystalline silicon layer and the well at the same time,
A semiconductor memory device characterized in that a depletion layer is expanded in one polycrystalline silicon layer from above and below or from the sides by applying this voltage. 2. An insulating film is interposed between the well and the polycrystalline silicon layer 1 and between the polycrystalline silicon layer 1 and the second polycrystalline silicon layer, respectively. semiconductor storage device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60172665A JPS6232638A (en) | 1985-08-05 | 1985-08-05 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60172665A JPS6232638A (en) | 1985-08-05 | 1985-08-05 | Semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6232638A true JPS6232638A (en) | 1987-02-12 |
Family
ID=15946101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60172665A Pending JPS6232638A (en) | 1985-08-05 | 1985-08-05 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6232638A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02159071A (en) * | 1988-11-29 | 1990-06-19 | Samsung Electron Co Ltd | Nonvolatile semiconductor |
JP2013062523A (en) * | 2012-11-13 | 2013-04-04 | Mitsubishi Electric Corp | Semiconductor device |
US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
-
1985
- 1985-08-05 JP JP60172665A patent/JPS6232638A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02159071A (en) * | 1988-11-29 | 1990-06-19 | Samsung Electron Co Ltd | Nonvolatile semiconductor |
US9484444B2 (en) | 2007-05-25 | 2016-11-01 | Mitsubishi Electric Corporation | Semiconductor device with a resistance element in a trench |
JP2013062523A (en) * | 2012-11-13 | 2013-04-04 | Mitsubishi Electric Corp | Semiconductor device |
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