JPS62278644A - Duplexing system switching system - Google Patents
Duplexing system switching systemInfo
- Publication number
- JPS62278644A JPS62278644A JP61121033A JP12103386A JPS62278644A JP S62278644 A JPS62278644 A JP S62278644A JP 61121033 A JP61121033 A JP 61121033A JP 12103386 A JP12103386 A JP 12103386A JP S62278644 A JPS62278644 A JP S62278644A
- Authority
- JP
- Japan
- Prior art keywords
- act
- sby
- duplexing
- information
- devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 description 3
- IDLFZVILOHSSID-OVLDLUHVSA-N corticotropin Chemical compound C([C@@H](C(=O)N[C@@H](CO)C(=O)N[C@@H](CCSC)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CC=1NC=NC=1)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CC=1C2=CC=CC=C2NC=1)C(=O)NCC(=O)N[C@@H](CCCCN)C(=O)N1[C@@H](CCC1)C(=O)N[C@@H](C(C)C)C(=O)NCC(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N[C@@H](CCCNC(N)=N)C(=O)N1[C@@H](CCC1)C(=O)N[C@@H](C(C)C)C(=O)N[C@@H](CCCCN)C(=O)N[C@@H](C(C)C)C(=O)N[C@@H](CC=1C=CC(O)=CC=1)C(=O)N1[C@@H](CCC1)C(=O)N[C@@H](CC(N)=O)C(=O)NCC(=O)N[C@@H](C)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CO)C(=O)N[C@@H](C)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](C)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)N1[C@@H](CCC1)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCC(O)=O)C(=O)N[C@@H](CC=1C=CC=CC=1)C(O)=O)NC(=O)[C@@H](N)CO)C1=CC=C(O)C=C1 IDLFZVILOHSSID-OVLDLUHVSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 102000007469 Actins Human genes 0.000 description 2
- 108010085238 Actins Proteins 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
Description
【発明の詳細な説明】
五 発明の詳細な説明
〔産業上の利用分野〕
本発明は、１重化装置【ワイヤードオアされたデータを
伝送する２重化装置における２重化系切替方式に関する
ものである。[Detailed Description of the Invention] V. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a duplex system switching system in a duplex device that transmits wired-OR data. It is.
これまでにあっては特開昭５９−２１５１１号公報に記
載されているように、２重化装置における０系、１系か
らのデータの切替は２人カー１出力のセレクタを１重化
装置（ｌｉＩＩＩＫデータ数対応に設け５これらセレク
タを制御することによって、Ｏ系または１系からのデー
タが１重化装置側で受信されるようになっている。即ち
、セレクタ部の１重化部分が必らず必要であったもので
ある。Up until now, as described in Japanese Patent Application Laid-Open No. 59-21511, switching of data from the 0 system and 1 system in a duplexing device has been carried out by using a selector for 1 output of a 2-person car in a duplexing device. (By controlling these five selectors, which are provided corresponding to the number of liIIIK data, data from the O system or the 1 system can be received on the singlexing device side. In other words, the singlexing part of the selector section It was definitely necessary.
以上のように従来にあっては、１重化セレクタ部が１重
化装置各々に要されていたことから、１重化装置の数が
多い程に、また、データ線数が多い程にセレクタ部が多
く要され、これがために信頼性、経済性の面より不利な
ものとなっている。As mentioned above, in the past, since a singlex selector section was required for each singlex device, the more the number of singlex devices is, and the greater the number of data lines, the more the selector section is required. This method requires a large number of parts, which makes it unfavorable in terms of reliability and economy.
また、その１重化装置に１重化装置よりデータを伝送す
る場合には、データ受信側１重化装置には不要なセレク
タ部が存在することになシ、同様に信頼性、経済性の面
よシネ利なものとなることは明らかである。即ち、デー
タ伝送側装置が１重化、または２重化されていようとも
データ受信側１重化装置としてはその構成にセレクタ部
が含まれないようにすれば、信頼性、経済性の面で有利
であるというものである。In addition, when data is transmitted from the unification device to the unification device, an unnecessary selector section is present in the unification device on the data receiving side, which also reduces reliability and economic efficiency. It is clear that it will be very cinephilic. In other words, regardless of whether the data transmission side device is single-duplexed or duplexed, if the data reception side single-layered device does not include a selector section in its configuration, reliability and economic efficiency can be improved. It is said to be advantageous.
本発明の目的は、データ伝送側装置が２重化された場合
でもデータ受信側１重化装置としてはそれ壇でと同一構
成のものを流用し得る２重化系切替方式を供するにある
。SUMMARY OF THE INVENTION An object of the present invention is to provide a duplex system switching system that allows even when a data transmission side apparatus is duplexed, to use the same configuration as the data reception side singlexing apparatus.
上記目的は、２重化系各々からの出力データはワイヤー
ドオアされたうえ１重化装置に伝送される一方、その２
重化系各々においては上位側からの系切替制御により同
時に系切替が行なわれることＫよって達成される。The purpose of the above is that the output data from each duplex system is wired-ORed and then transmitted to the single duplex system, while the output data from each duplex system is
This is achieved by simultaneously performing system switching in each of the multiplexed systems under system switching control from the higher-level side.
〔作用〕
２重化系各々は上位側からの系切替制御によシ特定の場
合同時に系切替が行なわれるが、これにより２重化系各
々からの出力データが同時にワイヤードオアされること
は防止されるものである。[Operation] Each of the duplex systems is switched simultaneously under system switching control from the upper side in certain cases, but this prevents the output data from each of the duplex systems from being wire-ORed at the same time. It is something that will be done.
よシ具体的に説明すれば、２つの系各々は上位側からの
系切替制御情報と相手系経由の系切替制御情報とにもと
づいて自系での系状態がＡＣＴ （現用系）であるか、
またはＳＢＹ （予備系）であるかが決定されるように
なっている。系各々においては自系に対する上位側から
のＡ ＣＴ／Ｓ Ｂ Ｙ情報が“ＡＣＴ”で、かつ他系
からのＡ ＣＴ／Ｓ Ｂ Ｙ情報が”ＳＢＹ”である場
合に系状態は１ＡＣＴ”に設定され、この状態では自系
に対する上位側からのＡＣＴ／ＳＢＹ情報だけが”ＳＢ
Ｙ”に変化したとしても、または他系からのＡ ＣＴ／
Ｓ Ｂ Ｙ情報だけが’ ＡＣ’ｌ””に変化したとし
てもその系状態を維持するものとなっている。これと同
様に系各々においては自系に対する上位側からのＡ Ｃ
Ｔ／Ｓ Ｂ Ｙ情報が“ＳＢＹ″で、かつ、他系からの
Ａ Ｃ’ｒ／Ｓ Ｂ Ｙ情報が”ＡＣＴ”である場合に
系状態は“ＳＢＹ″に設定されるが、この状態では自系
に対する上位側からのＡＣＴ／ＳＢＹ情報だけが“ＡＣ
Ｔ ”に変化したとしても、または他系からのＡ ＣＴ
／Ｓ Ｂ Ｙ情報だけが“ＳＢＹ″に変化したとしても
その系状態を維持するようになっている。よって、両系
に対する上位側からのＡＣＴ／ＳＢＹ情報がともに変化
した場合には、Ａ ＣＴｉＦ４８ Ｙ情報の切替タイミ
ングの遅い方のタイミングで系状態の切替が行なわれる
ものである。この場合他系からのＡ ＣＴ／Ｓ Ｂ Ｙ
情報は、自系に対する上位側からのそれよシも交絡分遅
延するが、上位側からのものをその分遅延させることで
、両系同時に系状態の切替が行なわれるところとなるも
のである。To be more specific, each of the two systems determines whether the system status of its own system is ACT (active system) based on the system switching control information from the higher-level side and system switching control information via the other system. ,
or SBY (standby system). In each system, if the ACT/SBY information from the higher-level side for the own system is "ACT" and the ACT/SBY information from the other system is "SBY", the system status becomes "1ACT". In this state, only the ACT/SBY information from the upper side for the own system is “SB”.
Even if it changes to “Y”, or from other systems, A CT/
Even if only the SBY information changes to 'AC'l'', the system state is maintained. Similarly, in each system, A C from the upper side for its own system.
When the T/SBY information is "SBY" and the AC'r/SBY information from the other system is "ACT", the system status is set to "SBY", but in this state Only the ACT/SBY information from the upper side for the own system is “AC”.
Even if it changes to ``T'' or ACT from other systems
/SBY Even if only the information changes to "SBY", the system status is maintained. Therefore, when the ACT/SBY information from the upper side for both systems changes, the system state is switched at the later timing of switching the ACTiF48Y information. In this case, A CT/S B Y from another system
Information from the upper system to the own system is also delayed by the amount of confounding, but by delaying information from the upper system by that amount, the system state can be switched in both systems at the same time.
以下、本発明を第１図、第２図にょシ説明する。 The present invention will be explained below with reference to FIGS. 1 and 2.
先ず本発明に係る２重化装置と１重化装置との関係につ
いて説明すれば、第２図はその概要を示したものである
。図示の如く２重化装置３，４は協働して２重化装置を
構成しており、上位側がらのＡ ＣＴ／Ｓ Ｂ Ｙ情報
（但しデータをも含む）１，２によって２重化装置３，
４の系状態が制御されるようになっているものである。First, the relationship between the duplexing device and the unifying device according to the present invention will be explained. FIG. 2 shows an outline thereof. As shown in the figure, the duplication devices 3 and 4 cooperate to form a duplication device, and the duplication is performed by the ACT/SBY information (including data) 1 and 2 from the upper side. device 3,
The system state of No. 4 is controlled.
２重化装置３，４は同時にその系状態がＳＢＹ”におが
れることはあっても、同時には“ＡＣＴ”におかれるこ
とは禁止されるようになっており、何れかの系状態が＠
ＡＣＴ″におかれた場合のみその系からのデータがワイ
ヤードオア接続の信号線８を介し１重化装置５に出力さ
れるようになっているものである。Although the duplexing devices 3 and 4 may have their system states set to "SBY" at the same time, they are prohibited from being set to "ACT" at the same time; @
ACT'', data from that system is output to the multiplexing device 5 via the wired-OR connection signal line 8.
交絡の信号線６．７は相互に他系からのＡＣＴ／ＳＢＹ
情報を相手系に伝達するだめのものであシ、上位側から
のＡ ＣＴ／Ｓ Ｂ Ｙ情報と他系からのそれとにもと
づいてその系での系状態が同時切替制御されるようＫな
っているものである。The intertwined signal lines 6 and 7 are ACT/SBY from other systems.
It is only for transmitting information to the other system, and the system status in that system is controlled to switch simultaneously based on the ACT/SBY information from the upper side and that from the other system. It is something that exists.
さて、本発明をよシ具体的に説明すれば、第１図は２重
化装置３．４の具体的回路構成を示したものである。図
示の如く２重化装置３．４内にはＡ ＣＴ／’Ｓ Ｂ
Ｙ設定用のフリップフロップ（以下、Ｆ／Ｆと称す）１
６．１６’が存在するが、これらｐ／Ｆ １６ 、１６
’は特定の場合パワーオンキル回路１８゜１８によって
一旦同時に″″ＳＢＹ’ＳＢＹ’状態ることはあっても
、同時に″ＡＣ：Ｔ ’状態におかれなく、しかも−男
系の状態が例えば“ＡＣＴ″より“ＳＢＹ”だ切替され
る際には、他方の系では“ＳＢＹ″より”ＡＣＴ″に同
時に切替されるべく制御されるものとなっている。Now, to explain the present invention in more detail, FIG. 1 shows a specific circuit configuration of the duplexing device 3.4. As shown in the figure, there are A CT/'S B in the duplexing device 3.4.
Flip-flop for Y setting (hereinafter referred to as F/F) 1
6.16' exist, but these p/F 16 , 16
In a particular case, the power-on-kill circuit 18 18 may put the 'SBY' state into the "SBY" state at the same time, but it does not put it into the "AC:T" state at the same time; When switching from "SBY" to "SBY", the other system is controlled to simultaneously switch from "SBY" to "ACT".
第１図においてＡＣＴＨＯＮはＯ系に対する上位側から
のＡ Ｃ’Ｉ’／Ｓ Ｂ Ｙ情報、ＡＣ’ｒＨＩＮは１
系に対する上位側からのＡ ＣＴ／Ｓ Ｂ Ｙ情報、Ａ
ＣＴＩＮＶｉＯ系が信号線７を介し受信する１系からの
Ａ ＣＴ／Ｓ Ｂ Ｙ情報、ＡＣＴＯＮは１系が信号線
６を介し受信する０系からのＡ ＣＴ／Ｓ Ｂ Ｙ情報
である。この場合信号線６，７はバックボードで接続さ
れるようになっている。また、１１．１１ はＦ／Ｆ’
１６ 、１６’をセット／リセット制御するための一方
のＡＣＴＨＯＮ、ＡＣＴＨＩＮよりも、他系からのＡＣ
’ｌ’ＯＮ、ＡＣＴＩＮの信号遅延が大きいことから、
これを補償するための遅延素子である。遅延素子１１
、１１’を挿入することによっては、ＡＣＴＨＯＮまた
はＡＣＴＨＩＮが変化した場合に、Ｏ系と１系における
Ｆ／Ｆ１６，１６’をセット／リセット制御するための
オアゲート１３とナントゲート１４′、またはナントゲ
ート１４とオアゲート１３が同時に動作するため、同時
に０系と１系におけるＦ／Ｆ １６ 、１６’はセット
／リセットされるところとなるものである。更に１８
、１８’はパワーオンキル回路であシ、２重化装置３，
４がパワーオンされた際にＦ／Ｆ１６，１６を−Ｈアン
ドゲート１５，１５’を介しセットすることによって”
ＳＢＹ″の状態におくとともに、ナントゲート（オープ
ンコレクタ出力形式）１９．１９’を一旦閉じることに
よって、相手系へのＡＣＴＯＮ、ＡＣＴ １Ｎを抑える
ようになっている。このパワーオンキル回路１ ［３、
１日’はまたパワーオン時そのオープンコレクタ出力が
データ出力用の複数のナントゲート（オープンコレクタ
出力形式）２０．２０’を抑えるようになっている。ナ
ントゲート２０．２０’が活性化されるか否かはＦ’／
Ｆ’１６．１６’のＱ出力を反転するインバータ（オー
プンコレクタ出力形式）１７゜１７′の出力にもよって
いることから、結局データが１重化装置に出力される条
件はパワーオン時以外であって、しかもＦ／Ｆ ｉ ６
、１６’の何れか一方がリセット状態、即ち、”ＡＣ
Ｔ’の系状態におかれている場合となる。このような機
能を有するパワーオンキル回路１８ 、１８’に二って
は、本ハノケージ挿入時などに他系の１系化装置とのイ
ンターフェースが保障されるものである。In Figure 1, ACTHON is AC'I'/SBY information from the upper side for the O system, and AC'rHIN is 1.
ACT/SBY information from the upper side for the system, A
The CTINViO system receives ACT/SBY information from the 1 system via the signal line 7, and ACTON is the ACT/SBY information from the 0 system that the 1 system receives via the signal line 6. In this case, the signal lines 6 and 7 are connected through a backboard. Also, 11.11 is F/F'
ACTHON and ACTHIN from one side for set/reset control of 16 and 16'.
'l'ON, ACTIN signal delay is large,
This is a delay element to compensate for this. Delay element 11
, 11', when ACTHON or ACTHIN changes, the OR gate 13 and the Nant gate 14', or the Nant gate, are used to set/reset the F/Fs 16 and 16' in the O system and the 1 system when ACTHON or ACTHIN changes. 14 and the OR gate 13 operate simultaneously, F/Fs 16 and 16' in the 0 and 1 systems are set/reset at the same time. 18 more
, 18' is a power-on-kill circuit, duplication device 3,
By setting F/Fs 16 and 16 through -H AND gates 15 and 15' when 4 is powered on.
By leaving the power-on-kill circuit in the SBY'' state and once closing the Nant gate (open collector output format) 19.19', ACTON and ACT 1N to the other system are suppressed.This power-on-kill circuit 1 [3 ,
Also, when the power is turned on, the open collector output suppresses a plurality of Nant gates (open collector output format) 20.20' for data output. Whether or not Nant Gate 20.20' is activated is F'/
Since it also depends on the output of the inverter (open collector output format) 17゜17' that inverts the Q output of F'16. Yes, and F/F i 6
, 16' is in the reset state, that is, "AC
This is the case when the system is placed in the system state T'. The power-on-kill circuits 18 and 18' having such a function ensure an interface with other system unifying devices when the main cage is inserted.
なお、両系におけるナンドゲー）２０．２０’の出力は
対応するものがバックボードによシワイヤード接続され
たうえ１重化装置に伝送されるようになっている。また
、ナ／ドゲート１９．１９’がオープンコレクタ出力形
式とされているのは、２重化装置３，４の何れか一方が
存在しない場合、即ち、１重化装置として機能する場合
に他系からのＡＣＴ１Ｎ″またはＡＣＴＯＮを確実に無
効化するためである。Note that the outputs of the NAND games (20 and 20') in both systems are wired to the backboard and then transmitted to the unifying device. Furthermore, the reason why the gates 19 and 19' are in the open collector output format is that when either one of the duplexing devices 3 and 4 does not exist, that is, when functioning as a unifying device, This is to reliably invalidate ACT1N'' or ACTON from.
さて、ここで、例えば、０系の２重化装置３が”ＡＣＴ
”に１系の２重化装置４が＠ＳＢＹ”に設定される場合
を想定すれば、ＡＣＴＨＯＮはＡＣＴ系であるため″Ｌ
”レベルに、また、ＡＣＴＨＩＮはＳＢＹ系であるため
１Ｈ＃レベルに設定されるようになっている。ＡＣＴＨ
ＩＮはインバータ１２、ナントゲート１９′を介しＡＣ
ＴＩＮ として得られるが、これは’Ｈ”レベルとして
得られることから、０系の２重化装置３においてはイン
バータ１０の出力は“Ｌ″レベルトナリＦ／Ｆ’、６を
セット／リセット制御するためのオアゲート１３および
ナントゲート１４への入力は全て１Ｌ＃レベルになる。Now, for example, if the 0-system duplexing device 3 is
Assuming that the redundant device 4 of system 1 is set to @SBY in ","L is set because ACTHON is ACT system.
” level, and since ACTHIN is SBY type, it is set to 1H# level.
IN is connected to AC via inverter 12 and Nantes gate 19'.
TIN is obtained as 'H' level, so in the 0 system duplexing device 3, the output of the inverter 10 is 'L' level Tonary F/F', 6 is set/reset controlled. The inputs to the OR gate 13 and the Nant gate 14 for this purpose are all at the 1L# level.
この場合にはオアゲート１３より’Ｌルベル出力が得ら
れることから、Ｆ／Ｆ１６はリセット、即ち、そのＱ出
力はＩｌｌ Ｌ ＩＩレベル、したがって、ナントゲー
ト２ｏが活性化されることで、０系におけるデータがナ
ントゲート２０を介し１重化装置に出力されるものであ
る。一方、１系においてはＦ’／Ｆ １６’を制御する
オアゲート１３′およびナントゲート１４′への入力は
全て゛Ｈ″レベルになる。これによりＦ／Ｆ １６’が
セットされるわけであシ、そのＱ出力は＠Ｈ″レベルに
なることから、１重化装置とのインターフェースは分断
されるものである。In this case, since the 'L level output is obtained from the OR gate 13, the F/F 16 is reset, that is, its Q output is at the Ill L II level. Data is output to the unifying device via the Nant gate 20. On the other hand, in system 1, the inputs to the OR gate 13' and the Nant gate 14' that control F'/F 16' are all set to the "H" level. This sets F/F 16' and the system , since its Q output is at @H'' level, the interface with the singlexing device is disconnected.
次にこの状態でｋＣＴＨＩＮが″Ｌ”レベルになったと
すれば、ＡＣＴＩＮは“Ｌ″レベルなるが、ナントゲー
ト１４およびオアゲート１３′の出力は変化しない。即
ち、０系および１系におけるＦｌ／Ｆ１６ 、１６’の
Ｑ出力は変化しない。よって、上位側からの一方のＡ
ＣＴ／Ｓ Ｂ Ｙ情報の変化によってはＦ／Ｆ１６ 、
１６’ノ出力は変化しなく１両方のＡＣＴ／ＳＢＹ
情報の変化により系切替が発生するため、ＡＣＴＨＯＮ
とＡＣＴＨＩＮの何れかの切替えタイミングの遅い方の
タイミングでＦ／１’１６ 、１６’の切替が同時に行
なわれるものである。これにより１重化装置に送られる
データの重畳や欠落が防止されるものである。また、上
位側からの一方のＡＣ’！’／ＳＢＹ情報の変化によっ
てはＦ’／Ｆの出力は変化しないことから、ノイズなど
の雑音に対しても容易に対処し得ることになる。Next, if kCTHIN goes to "L" level in this state, ACTIN goes to "L" level, but the outputs of Nant gate 14 and OR gate 13' do not change. That is, the Q outputs of Fl/F16 and 16' in the 0 and 1 systems do not change. Therefore, one A from the upper side
Depending on the change in CT/SBY information, F/F16,
16' output does not change, both ACT/SBY
Since system switching occurs due to changes in information, ACTHON
F/1'16 and F/1'16' are simultaneously switched at the later switching timing of ACTHIN and ACTHIN. This prevents overlapping or omission of data sent to the singlexing device. Also, one AC' from the upper side! Since the output of F'/F does not change depending on the change in '/SBY information, noise such as noise can be easily dealt with.
以上説明したように本発明圧よる場合は、データ伝送側
が２重化された場合でも、データ受信側としては既存の
１重化構成で済まされるという効果がある。As explained above, the present invention has the advantage that even if the data transmission side is duplexed, the data receiving side can use the existing single duplex configuration.
第１図は、本発明に係る２重化装置の一例での具体的回
路構成を示す図、第２図は、本発明に係る２重化装置と
１重化装置との関係を説明するための図である。
１１ 、１１’・・・遅延素子
１３．１３・・・オアゲート
１４．１４・・・ナントゲート
１５ 、１５′・・・アンドゲート
１６．１６・・・フリップフロップ
１７ 、１７’・・・インバータ（オープンコレクタ出
力形式）
％式％（
コレクタ出力形式）。
、、、＜−＼。FIG. 1 is a diagram showing a specific circuit configuration of an example of a duplexing device according to the present invention, and FIG. 2 is a diagram for explaining the relationship between a duplexing device and a unifying device according to the present invention. This is a diagram. 11, 11'...Delay element 13.13...OR gate 14.14...Nant gate 15, 15'...AND gate 16.16...Flip-flop 17, 17'...Inverter ( Open collector output format) % expression % (Collector output format). ,,,<-\.
Claims (1)
ータが、ワイヤードオアされたうえ１重化装置に伝送さ
れる際での上記２重化装置における２重化系切替方式で
あって、系装置部分各々においては上位側からの該系装
置部分対応の、遅延された系切替制御情報と、相手方系
装置部分経由の系切替制御情報とにもとづいて系状態の
切替制御が相手方系装置部分での系状態切替制御に同期
して行なわれ、現用系に系状態が切替された系装置部分
におけるデータがワイヤードオア出力として１重化装置
に伝送されることを特徴とする２重化系切替方式。1. A duplication system switching method in the duplication device when data in two system device parts constituting the duplication device is wire-ORed and then transmitted to the duplication device, In each system device section, system state switching control is performed by the other system device section based on the delayed system switching control information corresponding to the system device section from the upper side and the system switching control information via the other system device section. duplex system switching, which is carried out in synchronization with system state switching control in the system, and data in the system device part whose system state has been switched to the active system is transmitted to the duplexing device as a wired-OR output. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61121033A JPS62278644A (en) | 1986-05-28 | 1986-05-28 | Duplexing system switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61121033A JPS62278644A (en) | 1986-05-28 | 1986-05-28 | Duplexing system switching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62278644A true JPS62278644A (en) | 1987-12-03 |
Family
ID=14801155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61121033A Pending JPS62278644A (en) | 1986-05-28 | 1986-05-28 | Duplexing system switching system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62278644A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267640A (en) * | 1988-09-02 | 1990-03-07 | Fujitsu Ltd | Duplicated system for central processing unit |
-
1986
- 1986-05-28 JP JP61121033A patent/JPS62278644A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267640A (en) * | 1988-09-02 | 1990-03-07 | Fujitsu Ltd | Duplicated system for central processing unit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4015246A (en) | Synchronous fault tolerant multi-processor system | |
| US6131169A (en) | Reliability of crossbar switches in an information processing system | |
| US4455601A (en) | Cross checking among service processors in a multiprocessor system | |
| WO1981000925A1 (en) | Peripheral unit controller | |
| JPS6115263A (en) | Control system for command transfer between processors | |
| US4958271A (en) | Transfer control equipment | |
| EP0545627A2 (en) | Multi-lane controller | |
| KR0137020B1 (en) | Method for unblocking a multibus multiprocessor system | |
| JPS63175913A (en) | Clock supplying system | |
| JPH01191249A (en) | Bidirectional control signal apparatus | |
| JPS62278644A (en) | Duplexing system switching system | |
| US7137029B2 (en) | Information processor | |
| JP2807269B2 (en) | Interface unit used for multi-drop access method | |
| JPS60134352A (en) | Duplex bus control device | |
| KR100228306B1 (en) | Hot-standby multiplexer and implementation method | |
| JP2714249B2 (en) | Communication control method | |
| JP3003629B2 (en) | Digital signal transmission circuit | |
| JPH08237269A (en) | Switching device | |
| JPS638500B2 (en) | ||
| JPH0622020B2 (en) | Peripheral bus controller in redundant information processing system | |
| JP3405677B2 (en) | Redundant system control system | |
| JPS62181551A (en) | Gate way device | |
| JPS6040059B2 (en) | Bus connection control method in data processing system | |
| JPH02143633A (en) | Data transfer control system | |
| JPH02193250A (en) | Computer connection system |