JPS62260447A - Multivalued signal identification circuit - Google Patents
Multivalued signal identification circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多値直交振幅変調信号の復調に利用する。特に
、受信データを識別するためのクロック同期の位相調整
に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is used for demodulating a multilevel orthogonal amplitude modulation signal. In particular, it relates to phase adjustment of clock synchronization for identifying received data.
最近、無線周波数の有効利用の観点から、16.64.
256等の多値直交振幅変調方式の研究が行われている
。このような多値変調方式では、最適識別点からのタイ
ミング偏移が符号誤り特性に大きな影響を与える。これ
に関しては、サイトウ (Y。Recently, from the viewpoint of effective use of radio frequencies, 16.64.
Research is being carried out on multilevel orthogonal amplitude modulation methods such as H.256. In such a multilevel modulation method, timing deviation from the optimum identification point has a large effect on code error characteristics. Regarding this, Saito (Y.
5aito)4th、rフィーシビリテイ・コンスイダ
レーション・オプ・ハイレベルCAMマルチキャリア・
システム(Feasibility Con5ider
ation of旧gh−1evel QAM )1u
lti−carrier System) J 、IC
C’84、第665頁から第671真に詳述されている
。したがって、タイミング偏移の小さいクロック同期の
実現が重要な課題である。5aito) 4th, r Facility Consideration Op High Level CAM Multi-Carrier
System (Feasibility Con5ider
ation of old GH-1 level QAM) 1u
lti-carrier System) J, IC
C'84, pp. 665-671. Therefore, realizing clock synchronization with small timing deviation is an important issue.
第7図は一般的な従来例クロック同期回路のブロック構
成図を示す。FIG. 7 shows a block diagram of a general conventional clock synchronization circuit.
このクロック同期回路は、全波整流回路71により復調
信号を全波整流してクロック成分を抽出し、このクロッ
ク成分を共振回路72、リミッタ回路73および位相ロ
ックループにより振幅変動成分および雑音成分を抑圧す
る。位相ロンクループは乗算器74、低域通過フィルタ
75および電圧制御発振器76により構成される。この
ようにして得られた再生クロックを位相器77で最適な
位相に調整し、識別回路に出力する。This clock synchronization circuit performs full-wave rectification on a demodulated signal using a full-wave rectifier circuit 71 to extract a clock component, and suppresses amplitude fluctuation components and noise components of this clock component using a resonance circuit 72, a limiter circuit 73, and a phase-locked loop. do. The phase loop is composed of a multiplier 74, a low pass filter 75 and a voltage controlled oscillator 76. The thus obtained reproduced clock is adjusted to an optimal phase by a phase shifter 77 and output to the identification circuit.
しかし、上述の従来例クロック同期回路では、電圧制御
発振器76の周波数変動や周囲温度の変動により再生ク
ロックの位相が変動し、識別タイミングが最適な位相か
らずれる場合が生じる。したがって、多値直交振幅変調
方式で使用するには適していない。However, in the conventional clock synchronization circuit described above, the phase of the recovered clock fluctuates due to frequency fluctuations of the voltage controlled oscillator 76 and fluctuations in ambient temperature, and the identification timing may deviate from the optimal phase. Therefore, it is not suitable for use in a multilevel orthogonal amplitude modulation method.
本発明は、周波数や温度変動による識別タイミングの位
相誤差を抑圧して多値直交振幅変調信号を識別する多値
信号識別回路を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a multilevel signal identification circuit that suppresses phase errors in identification timing due to frequency and temperature fluctuations and identifies multilevel orthogonal amplitude modulated signals.
本発明の多値信号識別回路は、2N値の受信ベースバン
ド信号を識別するアナログディジタル変換器と、このア
ナログディジタル変換器の識別タイミングを最適に調整
する調整手段とを備えた多値信号識別回路において、上
記アナログディジタル変換器はN+Mビットの2 (a
信号列を出力する構成であり、上記調整手段は、上記受
信ベースバンド信号振幅の傾き方向を判定する手段と、
この手段が判定した傾き方向と上記アナログディジタル
変換器の下位Mビットの出力値とにより位相のずれを求
める演算手段とを含むことを特徴とする。The multi-value signal identification circuit of the present invention includes an analog-to-digital converter for identifying a 2N-value received baseband signal, and adjustment means for optimally adjusting the identification timing of the analog-to-digital converter. , the analog-to-digital converter converts N+M bits of 2 (a
The adjustment means is configured to output a signal train, and the adjustment means includes means for determining a slope direction of the received baseband signal amplitude;
The present invention is characterized in that it includes calculation means for calculating a phase shift based on the tilt direction determined by this means and the output value of the lower M bits of the analog-to-digital converter.
ここで、NおよびMは1以上の整数である。Here, N and M are integers of 1 or more.
本発明の多値信号識別回路は、受信ベースバンド信号を
N+Mビットのディジタル信号に変換し、その出力の上
位Nビットを識別出力とし、この識別出力の傾きと下位
Mビットで示される誤差量との演算値によりクロック位
相を調整する。The multilevel signal identification circuit of the present invention converts a received baseband signal into a digital signal of N+M bits, uses the upper N bits of the output as an identification output, and calculates the slope of this identification output and the amount of error indicated by the lower M bits. The clock phase is adjusted by the calculated value.
2N値の受信ベースバンド信号を2値化すると、Nビッ
トの信号が得られる。したがって、2N値の信号をN十
Mビットで識別すると、上位Nビットに識別出力信号が
得られ、下位Mビットに識別タイミングの誤差による誤
差信号が得られる。When a 2N-value received baseband signal is binarized, an N-bit signal is obtained. Therefore, when a 2N-value signal is identified by N0M bits, an identification output signal is obtained in the upper N bits, and an error signal due to an error in identification timing is obtained in the lower M bits.
すなわち、識別タイミングの誤差があると、予想される
ディジタル値より大きな値がアナログディジタル変換器
から出力される。ここで、識別タイミングがある程度小
さいとすると、アナログディジタル変換器の下位Mビッ
トが識別タイミングの誤差を示すことになる。That is, if there is an error in the identification timing, a value larger than the expected digital value is output from the analog-to-digital converter. Here, assuming that the identification timing is small to some extent, the lower M bits of the analog-to-digital converter will indicate an error in the identification timing.
受信ベースバンド信号の傾きが正の場合には、識別タイ
ミングが遅れると誤差が正となり、識別タイミングが速
くなると誤差が負となる。傾きが負の場合には、誤差の
符号が逆となる。したがって、誤差と傾きの極性との積
の符号は常に識別タイミングの誤差の符号と一致する。If the slope of the received baseband signal is positive, the error will be positive if the identification timing is delayed, and the error will be negative if the identification timing is early. If the slope is negative, the sign of the error is opposite. Therefore, the sign of the product of the error and the polarity of the slope always matches the sign of the identification timing error.
本発明の多値信号識別回路は、この原理を利用して識別
クイミングの調整を行う。The multilevel signal discrimination circuit of the present invention uses this principle to adjust discrimination quimming.
第1図は本発明第一実施例多値信号識別回路のブロック
構成図である。この実施例は、N=2、M−2
すなわち4値信号を識別し、2ビツトの誤差信号により
クロック位相を調整する回路である。FIG. 1 is a block diagram of a multilevel signal identification circuit according to a first embodiment of the present invention. This embodiment is a circuit that identifies N=2, M-2, that is, a 4-value signal, and adjusts the clock phase using a 2-bit error signal.
入力端子1には4値の受信ベースバンド信号が入力され
る。入力端子1はアナログディジタル変換器2に接続さ
れる。アナログディジタル変換器2の第1、第2ビツト
出力D1、D2は、出力端子3および傾き判定回路4に
供給される。アナログディジタル変換器2の第3ビツト
出力D3は、排他的論理和回路5の第一の入力と、フリ
ップフロップ6のデータ人力りとに供給される。アナロ
グディジタル変換器2の第4ビツト出力D4は、排他的
論理和回路5の第二の入力に供給される。排他的論理和
回路5の出力は、フリップフロップ6のクロック人力C
に供給される。傾き判定回路4の出力およびフリップフ
ロップ6の出力Qは、乗算器7に供給される。乗算器7
の出力は、平滑フィルタ8を介して電圧制御発振器9に
供給される。電圧制御発振器9は、アナログディジタル
変換器2と、傾き判定回路4とに接続される。A four-value received baseband signal is input to the input terminal 1. Input terminal 1 is connected to an analog-to-digital converter 2. The first and second bit outputs D1 and D2 of the analog-to-digital converter 2 are supplied to an output terminal 3 and a slope determination circuit 4. The third bit output D3 of the analog-to-digital converter 2 is supplied to the first input of the exclusive OR circuit 5 and to the data output of the flip-flop 6. The fourth bit output D4 of the analog-to-digital converter 2 is supplied to the second input of the exclusive OR circuit 5. The output of the exclusive OR circuit 5 is the clock C of the flip-flop 6.
supplied to The output of the slope determination circuit 4 and the output Q of the flip-flop 6 are supplied to a multiplier 7. Multiplier 7
The output of is supplied to a voltage controlled oscillator 9 via a smoothing filter 8. Voltage controlled oscillator 9 is connected to analog-to-digital converter 2 and slope determination circuit 4 .
アナログディジタル変換器2は、4値の受信ベースバン
ド信号に対して、4ビツトの2植体号列を出力する。こ
れにより、第1ビツト出力D1および第2ビツト出力D
2に識別出力信号が得られ、第3ビツト出力D3および
第4ビツト出力D4に誤差信号が得られる。The analog-to-digital converter 2 outputs a 4-bit binary code sequence in response to the 4-value received baseband signal. As a result, the first bit output D1 and the second bit output D
An identification output signal is obtained at 2, and an error signal is obtained at 3rd bit output D3 and 4th bit output D4.
傾き判定回路4は、識別点における受信ベースバンド信
号の微係数の極性m、すなわち傾きの方向を求める。The slope determination circuit 4 determines the polarity m of the differential coefficient of the received baseband signal at the identification point, that is, the direction of the slope.
排他的論理和回路5は、アナログディジタル変換器2の
第3ビツト出力D3および第4ビツト出力D4の排他的
論理和を求め、これをフリップフロップ6のクロック人
力Cに供給する。フリップフロンプロは、クロック人力
Cに「1」が入力されたときに、第3ビツト出力D3の
値を乗算器7に出力する。The exclusive OR circuit 5 calculates the exclusive OR of the third bit output D3 and the fourth bit output D4 of the analog-to-digital converter 2, and supplies this to the clock input C of the flip-flop 6. The flip-flop processor outputs the value of the third bit output D3 to the multiplier 7 when "1" is input to the clock input C.
したがって、入力信号レベルの最適点からの偏移が±d
/4以下のときには、フリップフロップ6は第3ピント
出力D3を出力し、偏移がこれより大きいときには、フ
リップフロップ6は前の状態をホールドする。ここで、
「d」は最小信号量電圧を表す。Therefore, the deviation of the input signal level from the optimum point is ±d
When the deviation is less than /4, the flip-flop 6 outputs the third focus output D3, and when the deviation is larger than this, the flip-flop 6 holds the previous state. here,
"d" represents the minimum signal amount voltage.
乗算器7は、傾き判定回路4の出力した極性mと、フリ
ップフロンプロの出力Qとを乗算する。The multiplier 7 multiplies the polarity m output from the slope determination circuit 4 by the output Q of the flip-flop processor.
平滑フィルタ8は、乗算器7の出力を積分して電圧制御
発振器9に制御信号を供給する。電圧制御発振器9は、
アナログディジタル変換器2および傾き判定回路4に、
識別タイミングを示すクロックを供給する。Smoothing filter 8 integrates the output of multiplier 7 and supplies a control signal to voltage controlled oscillator 9 . The voltage controlled oscillator 9 is
The analog-to-digital converter 2 and the slope determination circuit 4 include
A clock indicating the identification timing is supplied.
第1表にアナログディジタル変換器2、排他的論理和回
路5、フリップフロップ6および乗算器7の出力の関係
を示す。表中において、rA/D出力」、r EXOR
J、rFFJ、「乗算器」は、それぞれアナログディジ
タル変換器2、排他的論理和回路5、フリップフロップ
6および乗算器7の出力を示し、「〜」は直前の状態を
ホールドすることを示す。Table 1 shows the relationship among the outputs of the analog-to-digital converter 2, exclusive OR circuit 5, flip-flop 6, and multiplier 7. In the table, rA/D output", rEXOR
J, rFFJ, and "multiplier" indicate the outputs of the analog-to-digital converter 2, exclusive OR circuit 5, flip-flop 6, and multiplier 7, respectively, and "~" indicates that the previous state is held.
第1表 第2図は傾き判定回路4のブロック構成図を示す。Table 1 FIG. 2 shows a block diagram of the tilt determination circuit 4. As shown in FIG.
アナログディジタル変換器2の第1ビツト出力D1は、
フリップフロップ41のデータ入力とディジタル比較器
43とに供給される。アナログディジタル変換器2の第
2ビツト出力D2は、フリップフロップ42のデータ入
力とディジタル比較器43とに供給される。電圧制御発
振器9からのクロック人力は、フリップフロップ41.
42のクロック入力に供給される。フリップフロップ4
1.42の出力はディジタル比較器43に供給される。The first bit output D1 of the analog-to-digital converter 2 is
A data input of flip-flop 41 and a digital comparator 43 are provided. The second bit output D2 of the analog-to-digital converter 2 is applied to the data input of a flip-flop 42 and to a digital comparator 43. The clock power from the voltage controlled oscillator 9 is fed to the flip-flop 41.
42 clock inputs. flip flop 4
The output of 1.42 is fed to digital comparator 43.
ディジタル比較器43は乗算器7に接続される。Digital comparator 43 is connected to multiplier 7.
フリップフロップ41は、アナログディジタル変換器2
の第1ビツト出力D1をサンプリングし、出力DI’を
ディジタル比較器43に供給する。フリップフロップ4
2は、アナログディジタル変換器2の第2ビツト出力D
2をサンプリングし、出力D2Nをディジタル比較器4
3に供給する。The flip-flop 41 is the analog-to-digital converter 2
The first bit output D1 is sampled and the output DI' is supplied to the digital comparator 43. flip flop 4
2 is the second bit output D of the analog-to-digital converter 2
2 and output D2N to digital comparator 4.
Supply to 3.
ディジタル比較器43には、第1ビツト出力D1および
第2ビツト出力D2で表される値りと、この1クロック
前の値D′とが入力され、その大小を比較する。したが
って、ディジクル比較器43の出力は識別点における受
信ベースバンド信号の微係数の極性mに等しい。これら
の値の関係を第2表に示す。The digital comparator 43 receives the values represented by the first bit output D1 and the second bit output D2 and the value D' one clock before, and compares their magnitude. Therefore, the output of the digital comparator 43 is equal to the polarity m of the differential coefficient of the received baseband signal at the discrimination point. Table 2 shows the relationship between these values.
第2表
次に、アナログディジタル変換器2における識別タイミ
ングの誤差の方向と、乗算器7の出力の符号が一致する
ことを説明する。。Table 2 Next, it will be explained that the direction of the error in the identification timing in the analog-to-digital converter 2 and the sign of the output of the multiplier 7 match. .
第3図および第4図は受信ベースバンド信号とタイミン
グ誤差との関係を示す。第3図は受信ベースバンド信号
の傾きが正、すなわちm=1の場合を示し、第4図は傾
きが負、すなわちm=−1の場合を示す。FIGS. 3 and 4 show the relationship between received baseband signals and timing errors. FIG. 3 shows the case where the slope of the received baseband signal is positive, ie, m=1, and FIG. 4 shows the case where the slope is negative, ie, m=-1.
まず、傾きが正であり、識別タイミングが最適タイミン
グから遅れて位相偏移Δtが正となった場合を説明する
。このときには、アナログディジタル変換器2の第3ビ
ツト出力D3が「1」となる。First, a case will be described in which the slope is positive, the identification timing is delayed from the optimal timing, and the phase shift Δt is positive. At this time, the third bit output D3 of the analog-to-digital converter 2 becomes "1".
ここで、第4ビツト出力D4が「1」であれば、信号レ
ベルの最適点からの偏移が±d/4以上と太き(、この
場合には乗算器7の出力は直前の値にホールドされる。Here, if the fourth bit output D4 is "1", the deviation of the signal level from the optimum point is large, ±d/4 or more (in this case, the output of the multiplier 7 is the previous value). will be held.
第4ビツト出力D4が「−1」であれば、フリップフロ
ップ6が「1」を出力するので、乗算器7の出力は「1
」となる。If the fourth bit output D4 is "-1", the flip-flop 6 outputs "1", so the output of the multiplier 7 is "1".
”.
傾きが正で位相偏移Δtが負の場合には、第3ビツト出
力D3が「−1」となる。このとき、第4ビツト出力D
4が「−1」であれば信号レベルの偏移が±d/4以上
であり、フリップフロップ6および乗算器7の出力はホ
ールドされる。第4ビツト出力D4が「1」であれば、
フリップフロップ6が「−1」を出力し、乗算器7の出
力は「−1」となる。When the slope is positive and the phase shift Δt is negative, the third bit output D3 becomes "-1". At this time, the fourth bit output D
If 4 is "-1", the signal level deviation is ±d/4 or more, and the outputs of the flip-flop 6 and the multiplier 7 are held. If the fourth bit output D4 is "1",
Flip-flop 6 outputs "-1", and multiplier 7 outputs "-1".
傾きが負の場合には、位相偏移Δtが正のときに第3ビ
ツト出力D3が「−1」となり、負のときに第3ビツト
出力D3が「1」となる。したがって傾きが正の場合と
同様に、位相偏移Δtが正のときには乗算器7の出力が
「1」となり、位相偏移Δtが負のときには乗算器7の
出力が「−1」となる。位相偏移Δtが大きいときには
、乗算器7の出力はホールドされる。When the slope is negative, the third bit output D3 becomes "-1" when the phase shift Δt is positive, and becomes "1" when it is negative. Therefore, similarly to the case where the slope is positive, when the phase shift Δt is positive, the output of the multiplier 7 becomes "1", and when the phase shift Δt is negative, the output of the multiplier 7 becomes "-1". When the phase shift Δt is large, the output of the multiplier 7 is held.
このように乗算器7は、受信ベースバンド信号の傾きに
依存せずに、識別タイミングの誤差方向に対応した符号
を出力する。この出力を平滑フィルタ8で積分し、これ
を電圧制御発振器9の制御信号とすることにより、識別
タイミングの誤差を自動的に小さくするように追従でき
る。In this way, the multiplier 7 outputs a code corresponding to the error direction of the identification timing, without depending on the slope of the received baseband signal. By integrating this output with the smoothing filter 8 and using it as a control signal for the voltage controlled oscillator 9, it is possible to follow the identification timing so as to automatically reduce the error.
第5図は本発明第二実施例多値信号識別回路のブロック
構成図である。この実施例も第一実施例と同様に、
N=2、M=2
すなわち4植体号を識別し、2ビツトの誤差信号により
クロック位相を調整する回路である。本実施例は、傾き
判定を行うための回路構成が第一実施例と異なる。FIG. 5 is a block diagram of a multilevel signal discrimination circuit according to a second embodiment of the present invention. Similarly to the first embodiment, this embodiment is a circuit that identifies N=2, M=2, that is, four plant numbers, and adjusts the clock phase using a 2-bit error signal. This embodiment differs from the first embodiment in the circuit configuration for determining the inclination.
入力端子1には4値の受信ベースバンド信号が入力され
る。入力端子1は、アナログディジタル変換器2および
2′に接続される。アナログディジタル変換器2の第1
、第2ビツト出力DI、D2と、アナログディジタル変
換器2′の第1、第2ビツト出力D1、D2とは、ディ
ジタル比較器43に供給される。アナログディジタル変
換器2の第3ビツト出力D3は、排他的論理和回路5の
第一の入力と、フリップフロップ6のデータ人力りとに
供給される。アナログディジタル変換器2の第4ビツト
出力D4は、排他的論理和回路5の第二の入力に供給さ
れる。排他的論理和回路5の出力は、フリップフロンプ
ロのクロック人力Cに供給される。ディジタル比較器4
3の出力およびフリップフロップ6の出力Qは、乗算器
7に供給される。乗算器7の出力は、平滑フィルタ8を
介して、電圧制御発振器9に供給される。電圧制御発振
器9は、172分周回路10を介してアナログディジタ
ル変換器2に接続され、フリップフロップ11および1
/2分周回路12を介してアナログディジタル変換器2
′に接続される。A four-value received baseband signal is input to the input terminal 1. Input terminal 1 is connected to analog-to-digital converters 2 and 2'. The first of analog-to-digital converter 2
, second bit outputs DI, D2 and first and second bit outputs D1, D2 of the analog-to-digital converter 2' are supplied to a digital comparator 43. The third bit output D3 of the analog-to-digital converter 2 is supplied to the first input of the exclusive OR circuit 5 and to the data output of the flip-flop 6. The fourth bit output D4 of the analog-to-digital converter 2 is supplied to the second input of the exclusive OR circuit 5. The output of the exclusive OR circuit 5 is supplied to the clock input C of the flip-flop processor. Digital comparator 4
3 and the output Q of flip-flop 6 are supplied to multiplier 7. The output of multiplier 7 is supplied to voltage controlled oscillator 9 via smoothing filter 8 . The voltage controlled oscillator 9 is connected to the analog-to-digital converter 2 via a 172 frequency divider circuit 10, and includes flip-flops 11 and 1.
/2 frequency divider circuit 12 to analog/digital converter 2
′.
本実施例は、二つのアナログディジタル変換器2.2′
を位相の異なるクロックで動作させ、得られた二つの値
の大小を比較して受信ベースバンド信号の傾きを判定す
るものである。他の構成に関しては第一実施例と同等な
ので、以下の説明では省略する。This embodiment uses two analog-to-digital converters 2.2'
are operated using clocks with different phases, and the slope of the received baseband signal is determined by comparing the magnitude of the two obtained values. Since the other configurations are the same as those of the first embodiment, the following description will be omitted.
172分周回路10は、電圧制御回路9の出力信号を1
72分周し、アナログディジタル変換器2にクロックを
供給する。フリップフロップ11は、電圧制御発振器9
の出力信号を遅延させ、172分周回路12を介してア
ナログディジタル変換器2′にクロックを供給する。The 172 frequency divider circuit 10 divides the output signal of the voltage control circuit 9 into 1
The frequency is divided by 72 and the clock is supplied to the analog-to-digital converter 2. The flip-flop 11 is a voltage controlled oscillator 9
The output signal is delayed and a clock is supplied to the analog-to-digital converter 2' via the 172 frequency divider circuit 12.
第6図はタイムチャートを示す。(alは電圧制御発振
器9の出力信号、(b)は172分周回路10の出力信
号、(C)はフリップフロップ11の出力信号、(dl
は172分周回路12の出力信号をそれぞれ示す。FIG. 6 shows a time chart. (al is the output signal of the voltage controlled oscillator 9, (b) is the output signal of the 172 frequency divider 10, (C) is the output signal of the flip-flop 11, (dl
show the output signals of the 172 frequency divider circuit 12, respectively.
アナログディジタル変換器2は、172分周回路10の
出力信号の立ち上がり点で入力信号レベルを取り込む。The analog-to-digital converter 2 takes in the input signal level at the rising point of the output signal of the 172 frequency divider circuit 10.
これに対してアナログディジタル変換器2′は、172
分周回路10の出力信号から一周期遅延した172分周
回路12の出力信号の立ち上がり点で入力信号レベルを
取り込む。二つのアナログディジタル変換器2.2′の
動作タイミングがずれているので、互いの第1、第2ビ
ツト出力D1、D2をディジタル比較器43で比較して
、受信ベースバンド信号の微係数の極性を求めることが
できる。On the other hand, the analog-to-digital converter 2' has 172
The input signal level is captured at the rising point of the output signal of the 172 frequency divider circuit 12, which is delayed by one period from the output signal of the frequency divider circuit 10. Since the operating timings of the two analog-to-digital converters 2 and 2' are different, the first and second bit outputs D1 and D2 of each are compared by the digital comparator 43 to determine the polarity of the differential coefficient of the received baseband signal. can be found.
以上の実施例では、
M=2、N=2
の場合を例に説明したが、他の値でも本発明を同様に実
施できる。In the above embodiments, the case where M=2 and N=2 was explained as an example, but the present invention can be implemented in the same way with other values.
また、以上の実施例では、受信ベースバンド信号の傾き
判定をアナログディジタル変換器の出力を用いて行って
いるが、その入力信号を用いて判定しても本発明を同様
に実施できる。Furthermore, in the above embodiments, the slope of the received baseband signal is determined using the output of the analog-to-digital converter, but the present invention can be implemented in the same manner even if the input signal thereof is used for determination.
以上説明したように、本発明の多値信号識別回路は、入
力された多値信号を識別するために必要な以上のビット
数でこの多値信号を識別し、これにより得られた誤差信
号と受信ベースバンド信号の傾きと積を用いて電圧制御
発振器を制御する。As explained above, the multi-value signal identification circuit of the present invention identifies the input multi-value signal with a number of bits greater than necessary to identify the input multi-value signal, and distinguishes the resulting error signal from the input multi-value signal. The slope and product of the received baseband signal are used to control the voltage controlled oscillator.
したがって、周波数変動や温度変動により生じる識別タ
イミングの誤差を抑圧することができる。Therefore, errors in identification timing caused by frequency fluctuations and temperature fluctuations can be suppressed.
本発明は、識別タイミングを高精度に調整できるので、
16.64.2SQAM方式等の多値直交振幅変調方式
に利用して、高精度かつ高安定な復調器を実現できる効
果がある。Since the present invention can adjust the identification timing with high precision,
The present invention can be used in a multilevel quadrature amplitude modulation method such as the 16.64.2 SQAM method to realize a highly accurate and highly stable demodulator.
第1図は本発明第−実施例多lI!!信号識別回路のブ
ロック構成図。
第2図は傾き判定回路のブロック構成図。
第3回は受信ベースバンド信号とタイミング誤差との関
係を示す図。
第4図は受信ベースバンド信号とタイミング誤差との関
係を示す図。
第5図は本発明第二実施例多値信号識別回路のブロック
構成図。
第6図はタイムチャート。
第7図は従来例クロック同期回路のブロック構成図。
1・・・入力端子、2.2′・・・アナログディジタル
変換器、3・・・出力端子、4・・・傾き判定回路、4
1・・・フリップフロップ、42・・・フリップフロッ
プ、43・・・ディジタル比較器、5・・・排他的論理
和回路、6・・・フリップフロップ、7・・・乗算器、
8・・・平滑フィルタ、9・・・電圧制御発振器、10
・・・172分周回路、11・・・フリップフロップ、
12・・・172分周回路。
特許出願人 日本電信電話株式会社
代理人 弁理士 井 出 直 孝 ・。
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屓 2 図
イ(蟇1ヨー )7\′工
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4日―、 ! のく 負
尤 4 ロ
見二実施例
35 図
4tK”fレベル
復調へ−人八ンド侶号36図FIG. 1 shows the first embodiment of the present invention! ! FIG. 2 is a block configuration diagram of a signal identification circuit. FIG. 2 is a block diagram of the tilt determination circuit. The third is a diagram showing the relationship between the received baseband signal and timing error. FIG. 4 is a diagram showing the relationship between received baseband signals and timing errors. FIG. 5 is a block diagram of a multilevel signal identification circuit according to a second embodiment of the present invention. Figure 6 is a time chart. FIG. 7 is a block diagram of a conventional clock synchronization circuit. DESCRIPTION OF SYMBOLS 1...Input terminal, 2.2'...Analog-digital converter, 3...Output terminal, 4...Inclination judgment circuit, 4
1... Flip-flop, 42... Flip-flop, 43... Digital comparator, 5... Exclusive OR circuit, 6... Flip-flop, 7... Multiplier,
8... Smoothing filter, 9... Voltage controlled oscillator, 10
...172 frequency divider circuit, 11...flip-flop,
12...172 frequency divider circuit. Patent applicant Naotaka Ide, patent attorney representing Nippon Telegraph and Telephone Corporation. ””'I2. "V 屓 2 Figure I (Toad 1 Yo) 7\'Work M 3 Figure 4 -, ! Noku Negative 4 Romi 2 Example 35 Figure 4tK" f level
Towards demodulation - Figure 36
Claims (1)
ログディジタル変換器と、 このアナログディジタル変換器の識別タイミングを最適
に調整する調整手段と を備えた多値信号識別回路において、 上記アナログディジタル変換器はN+M(NおよびMは
1以上の整数)ビットの2値信号列を出力する構成であ
り、 上記調整手段は、 上記受信ベースバンド信号振幅の傾き方向を判定する手
段と、 この手段が判定した傾き方向と上記アナログディジタル
変換器の下位Mビットの出力値とにより位相のずれを求
める演算手段と を含む ことを特徴とする多値信号識別回路。(1) In a multi-level signal identification circuit comprising an analog-to-digital converter for identifying a received baseband signal of 2^N values, and an adjusting means for optimally adjusting the identification timing of this analog-to-digital converter, The converter is configured to output a binary signal string of N+M (N and M are integers of 1 or more) bits, and the adjustment means includes means for determining the slope direction of the received baseband signal amplitude; A multi-level signal discriminating circuit comprising: arithmetic means for determining a phase shift based on the determined inclination direction and the output value of the lower M bits of the analog-to-digital converter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61103643A JPS62260447A (en) | 1986-05-06 | 1986-05-06 | Multivalued signal identification circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61103643A JPS62260447A (en) | 1986-05-06 | 1986-05-06 | Multivalued signal identification circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62260447A true JPS62260447A (en) | 1987-11-12 |
Family
ID=14359449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61103643A Pending JPS62260447A (en) | 1986-05-06 | 1986-05-06 | Multivalued signal identification circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62260447A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0316337A (en) * | 1989-03-13 | 1991-01-24 | Hitachi Ltd | Timing extraction system and communication system utilizing same |
JPH0693677B2 (en) * | 1987-01-12 | 1994-11-16 | 富士通株式会社 | Identification timing control circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6171736A (en) * | 1984-09-17 | 1986-04-12 | Nec Corp | Differential coefficient discriminating circuit |
-
1986
- 1986-05-06 JP JP61103643A patent/JPS62260447A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6171736A (en) * | 1984-09-17 | 1986-04-12 | Nec Corp | Differential coefficient discriminating circuit |
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