JPS62178038A - Digital transmission system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル情報の伝送に利用する。特に、一つ
の伝送路に複数の端末装置を収容するローカルエリアネ
ットワーク(Local Area Network。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention is used for transmitting digital information. In particular, a local area network (Local Area Network) accommodates multiple terminal devices on one transmission path.
以下rLANJという)等のディジタル伝送方式〔従来
の技術〕
従来のLAN装置では、伝送路上のビット列の伝送速度
を一定とし、端末装置と伝送路との間の情報の送受信を
、チャネル割り当てによる時分割多重伝送方式や、CS
M A −CD (Carrier SenseMu
ltiple Access with Co11is
ion Detection)のようなパケット伝送方
式により行っている。時分割多重伝送方式では、伝送路
上の使用チャネル数を変更することによって、端末装置
と伝送路との間における送受信の情報伝送速度を変える
ことができる。また、パケット伝送方式では、パケット
長やパケット発生頻度を変更することによって、端末装
置と伝送路との間における送受信の情報伝送速度を変え
ることができる。Conventional LAN devices (hereinafter referred to as rLANJ) and other digital transmission systems (hereinafter referred to as rLANJ), etc., set the transmission speed of bit strings on the transmission path constant, and time-division transmission and reception of information between the terminal device and the transmission path by channel assignment. Multiplex transmission method, CS
M A -CD (Carrier SenseMu
ltiple Access with Co11is
This is done using a packet transmission method such as ion detection). In the time division multiplex transmission system, by changing the number of channels used on the transmission path, it is possible to change the information transmission speed for transmission and reception between the terminal device and the transmission path. Furthermore, in the packet transmission method, by changing the packet length and packet generation frequency, it is possible to change the information transmission speed for transmission and reception between the terminal device and the transmission path.
しかし、従来のLAN装置では、伝送路上のビット列の
クロック速度は一定であり、高速の情報伝送が必要な端
末装置も、低速の情報伝送で十分な端末装置も、ともに
高速のクロック速度で動作するインタフェイス回路を必
要とする。したがっ8て、低速な情報伝送のみで十分な
端末装置でも、高速で動作する高価なインタフェイス回
路を用いなければならない欠点があった。例えば、32
メガビット毎秒の映像伝送を行う高速端末装置と、64
キロビット毎秒のデータ伝送を行う低速端末装置とが混
在して収容されたLAN装置では、低速端末装置に所要
情報伝送速度の500倍の速度で動作するインタフェイ
ス回路を必要とする欠点があった。However, in conventional LAN devices, the clock speed of the bit string on the transmission path is constant, and both terminal devices that require high-speed information transmission and terminal devices that are sufficient for low-speed information transmission operate at a high clock speed. Requires interface circuit. Therefore, even a terminal device that requires only low-speed information transmission has the drawback of having to use an expensive interface circuit that operates at high speed. For example, 32
A high-speed terminal device that transmits video at megabits per second, and 64
A LAN device that accommodates a mixture of low-speed terminal devices that transmit data at kilobits per second has the disadvantage that the low-speed terminal devices require an interface circuit that operates at a speed 500 times faster than the required information transmission speed.
本発明は、以上の問題点を解決し、低速端末装置に高速
で動作するインタフェイス回路を用いることなしに、高
速端末装置と低速端末装置とを一つの伝送路に接続して
情報を伝送するディジタル伝送方式を提供することを目
的とする。The present invention solves the above problems and connects a high-speed terminal device and a low-speed terminal device to one transmission path to transmit information without using an interface circuit that operates at high speed in the low-speed terminal device. The purpose is to provide a digital transmission method.
本発明のディジタル伝送方式は、一つの有線伝送路と、
この伝送路にデータ処理装置を接続し、離散的にそれぞ
れディジタル信号の送受信を行う複数のインタフェイス
回路とを備えたディジタル伝送方式において、上記イン
タフェイス回路は、上記伝送路の信号をインタフェイス
回路毎にあらかじめ設定された伝送速度でクロック同期
をとる手段と、この手段で同期された信号にフレーム同
期がとれるか否かを判別する手段とを含むことを特徴と
する。The digital transmission method of the present invention includes one wired transmission path,
In a digital transmission system that connects a data processing device to this transmission path and includes a plurality of interface circuits that discretely transmit and receive digital signals, the interface circuit connects the signals on the transmission path to the interface circuit. The present invention is characterized in that it includes means for synchronizing clocks at a transmission rate set in advance for each time, and means for determining whether frame synchronization can be achieved for signals synchronized by this means.
本発明のディジタル伝送方式では、異なる伝送速度の複
数種類のフレームを、一つの伝送路で離散的に伝送する
。この伝送路に制御装置や端末装置等のデータ処理装置
を接続するために、インタフェイス回路が設けられる。In the digital transmission system of the present invention, multiple types of frames having different transmission speeds are discretely transmitted through one transmission path. An interface circuit is provided to connect a data processing device such as a control device or a terminal device to this transmission path.
このインタフェイス回路は、あらかじめ設定された伝送
速度のフレームにクロック同期およびフレーム同期する
構成となっている。This interface circuit is configured to perform clock synchronization and frame synchronization with frames of a preset transmission rate.
すなわち、伝送路から到来した信号を、そのインタフェ
イズ回路に設定された周波数のクロック信号で識別再生
し、フレーム中に含まれるフレームパターンを正確に再
生できたときに、このフレームがそのインタフェイス回
路に設定された伝送速度で到来したことを検知する。こ
のときには、このフレームに含まれる情報ビット列を分
岐して情報を受信でき、さらに、このフレームにそのイ
ンタフェイス回路に設定された伝送速度で情報ビット列
を挿入して情報を送信することができる。In other words, when the signal arriving from the transmission path is identified and reproduced using a clock signal of the frequency set in the interface circuit, and the frame pattern included in the frame can be accurately reproduced, this frame is recognized as Detects arrival at the transmission rate set to . At this time, information can be received by branching the information bit string included in this frame, and furthermore, information can be transmitted by inserting the information bit string into this frame at the transmission rate set for the interface circuit.
第1図は本発明実施例ディジタル伝送装置のブロック構
成図である。このディジタル伝送装置は、一つのループ
状伝送路に一つの制御装置と三つの端末装置が接続され
た例を示す。FIG. 1 is a block diagram of a digital transmission device according to an embodiment of the present invention. This digital transmission device shows an example in which one control device and three terminal devices are connected to one loop-shaped transmission path.
光ファイバにより構成された一つの伝送路1には、制御
装置用インタフェイス回路2、端末用インタフェイス回
路4a、 4b、 4cが接続される。制御装置用イン
タフェイス2は制御装置3に接続される。端末用インタ
フェイス回路4a、 4b、 4cは、それぞれ端末装
置5a、5b、5cに接続される。A control device interface circuit 2 and terminal interface circuits 4a, 4b, and 4c are connected to one transmission line 1 made of optical fiber. The control device interface 2 is connected to the control device 3. Terminal interface circuits 4a, 4b, and 4c are connected to terminal devices 5a, 5b, and 5c, respectively.
伝送路1上には、ビット速度の異なる複数種類のフレー
ムが伝送される。これらのフレームは、制御装置用イン
タフェイス回路2により作られる。A plurality of types of frames having different bit rates are transmitted on the transmission path 1. These frames are created by the control device interface circuit 2.
ここでは、説明を容易にするため、伝送路1上に高速お
よび低速の二種類のフレームが伝送されているものとす
る。Here, for ease of explanation, it is assumed that two types of frames, high-speed and low-speed, are transmitted on the transmission path 1.
第2図は伝送路1上のフレーム構成の概略図である。こ
の図では、フレーム構成をアイパターンとして擬似的に
示す。FIG. 2 is a schematic diagram of the frame structure on the transmission line 1. In this figure, the frame configuration is shown in a pseudo manner as an eye pattern.
伝送路1には、高速フレームFAI、FA□、・・・お
よび低速フレームF0、F8□、・−が、周期的に送出
される。すなわち、端末装置i5a、5b、 5cから
の信号の送信時刻を、例えば制御装置3により指定し、
信号の衝突が起きないように制御する。On the transmission path 1, high-speed frames FAI, FA□, . . . and low-speed frames F0, F8□, . That is, the control device 3 specifies the transmission time of the signals from the terminal devices i5a, 5b, and 5c, and
Control so that signal collisions do not occur.
第3図はフレーム内のビット構成を示す。FIG. 3 shows the bit structure within the frame.
フレームは、情報ビット列D3と、この前に設けられた
二つのビット列D+ 、Dzにより構成される。ビット
列り、は、フレームの前方に設けられるガードタイム区
間のピント列であり、受信側で最もタイミング情報を得
やすいビットパターンに構成する。ガードタイム区間は
、隣接するフレーム間でビット速度が変化することによ
り生じる各フレームの境界領域でのビット誤りを防止す
るための、保護時間領域である。ビット列D2は、フレ
ームおよび情報ビット列D3の先頭位置を識別するため
のフレームパターンである。受信側では、このフレーム
パターンを周期的に検出することによって、フレーム同
期をとることができる。The frame is composed of an information bit string D3 and two bit strings D+ and Dz provided in front of it. The bit string is a focus string of the guard time section provided at the front of the frame, and is configured into a bit pattern that makes it easiest for the receiving side to obtain timing information. The guard time interval is a guard time area for preventing bit errors in the boundary area of each frame caused by a change in bit rate between adjacent frames. The bit string D2 is a frame pattern for identifying the beginning position of the frame and the information bit string D3. On the receiving side, frame synchronization can be achieved by periodically detecting this frame pattern.
各端末装置5a、5b、5cは、その所要の情報伝送速
度に対応するビット速度をもつフレーム(高速フレーム
F AI、FA!、・−または低速フレームF□、Fl
12、−・・)に選択同期し、このフレームを用いて制
御装置3または他の端末装置と情報の送受信を行う。ま
た、情報ビット列り、内に端末装置番号を識別するため
のアドレス表示ビットを設定することにより、同一種類
のフレームを多数の端末で共用することもできる。Each terminal device 5a, 5b, 5c transmits a frame (high speed frame F AI, FA!, . . . - or low speed frame F□, Fl) having a bit rate corresponding to its required information transmission rate.
12, -...), and transmits and receives information to and from the control device 3 or other terminal devices using this frame. Further, by setting an address display bit for identifying a terminal device number in the information bit string, the same type of frame can be shared by a large number of terminals.
制御装置3は時分割交換機能をもち、フレーム間で情報
ビット列の入れ替えを行うことにより、端末装置間の通
信が可能である。各端末装置5a、5b、5cは、制御
装置3によって割り当てられた時刻に信号を送信するの
で、端末装置間で通信を行う場合には、お互いのフレー
ムを交換する必要がある。The control device 3 has a time division exchange function and can communicate between terminal devices by exchanging information bit strings between frames. Each terminal device 5a, 5b, 5c transmits a signal at the time assigned by the control device 3, so when communicating between the terminal devices, it is necessary to exchange frames with each other.
第4図は制御装置用インタフェイス回路2の送信回路の
ブロック構成図である。FIG. 4 is a block diagram of the transmitting circuit of the control device interface circuit 2. As shown in FIG.
クロック出力端子35、高速データ入力端子3Gおよび
低速データ入力端子37は、制御装置3に接続される。The clock output terminal 35, the high-speed data input terminal 3G, and the low-speed data input terminal 37 are connected to the control device 3.
クロック出力端子35はクロック発生回路6に接続され
る。高速データ入力端子36は高速フレーム作成回路7
に接続される。低速データ入力端子37は低速フレーム
作成回路8に接続される。Clock output terminal 35 is connected to clock generation circuit 6. The high-speed data input terminal 36 is connected to the high-speed frame creation circuit 7
connected to. The low-speed data input terminal 37 is connected to the low-speed frame creation circuit 8.
高速フレーム作成回路7は高速データ用符号変換回路9
に接続される。低速フレーム作成回路8は低速データ用
符号変換回路10に接続される。高速データ用符号変換
回路9および低速データ用符号変換回路10は電気光変
換回路11に接続される。電気光変換回路11は光信号
送信端子12に接続される。The high-speed frame creation circuit 7 is a code conversion circuit 9 for high-speed data.
connected to. The low-speed frame creation circuit 8 is connected to a code conversion circuit 10 for low-speed data. The code conversion circuit 9 for high-speed data and the code conversion circuit 10 for low-speed data are connected to an electro-optical conversion circuit 11. The electro-optical conversion circuit 11 is connected to an optical signal transmission terminal 12.
光信号送信端子12は伝送路1に接続される。Optical signal transmission terminal 12 is connected to transmission line 1 .
クロック発生回路6は、高速フレーム作成回路7および
高速データ用符号変換回路9に周波数fAの高速データ
用クロック信号を供給し、低速フレーム作成回路8およ
び低速データ用符号変換回路10に周波数r、の低速デ
ータ用クロック信号を供給する。The clock generation circuit 6 supplies a high-speed data clock signal of frequency fA to the high-speed frame creation circuit 7 and the high-speed data code conversion circuit 9, and supplies a clock signal of frequency r to the low-speed frame creation circuit 8 and the low-speed data code conversion circuit 10. Provides a clock signal for low-speed data.
高速データ入力端子36および低速データ入力端子37
には、制御装置3からの高速データおよび低速データが
、バースト状のデータ列として交互に到来する。これら
のデータ列を、それぞれ高速フレーム作成回路7、低速
フレーム作成回路8により、第3図に示したフレーム構
成に組み立てる。High speed data input terminal 36 and low speed data input terminal 37
, high-speed data and low-speed data from the control device 3 arrive alternately as a burst data string. These data strings are assembled into the frame configuration shown in FIG. 3 by a high-speed frame creation circuit 7 and a low-speed frame creation circuit 8, respectively.
組み立てられたフレームは周期的に繰り返されるバース
ト状のNRZ信号であり、これらを高速データ用符号変
換回路9、低速データ用符号変換回路10により伝送路
符号に変換し、これらを加算して電気光変換回路11に
供給する。電気光変換回路11はこの電気信号を光信号
に変換し、光信号送信端子12から伝送路1に送出する
。これにより、高速フレームと低速フレームとを、周期
的に交互に伝送路1に送出する。The assembled frame is a periodically repeated burst-like NRZ signal, which is converted into a transmission line code by a code conversion circuit 9 for high-speed data and a code conversion circuit 10 for low-speed data, and these are added to generate an electro-optical signal. It is supplied to the conversion circuit 11. The electro-optical conversion circuit 11 converts this electrical signal into an optical signal and sends it to the transmission line 1 from the optical signal transmission terminal 12. As a result, high-speed frames and low-speed frames are periodically and alternately sent to the transmission path 1.
第5図は制御装置用インタフェイス回路2の受信回路の
ブロック構成図である。FIG. 5 is a block diagram of the receiving circuit of the control device interface circuit 2. As shown in FIG.
光信号受信端子15は光電気変換回路16に接続される
。光電気変換回路16は増幅回路17に接続される。増
幅回路17の出力は、高速データ用受信回路29と低速
データ用受信回路30とに供給される。The optical signal receiving terminal 15 is connected to a photoelectric conversion circuit 16. The photoelectric conversion circuit 16 is connected to an amplifier circuit 17. The output of the amplifier circuit 17 is supplied to a high-speed data receiving circuit 29 and a low-speed data receiving circuit 30.
高速データ用受信回路29は、タンク回路19、位相同
期発振回路21、識別再生回路23、フレーム同期回路
25を含む。増幅回路I7は、タンク回路19および識
別再生回路23に接続される。タンク回路19は位相同
期発振回路21に接続される。位相同期発振回路21は
、識別再生回路23、フレーム同期回路25およびクロ
ック出力端子33に接続される。識別再生回v!23は
フレーム同期回路25に接続される。The high-speed data receiving circuit 29 includes a tank circuit 19, a phase synchronization oscillation circuit 21, an identification reproduction circuit 23, and a frame synchronization circuit 25. Amplification circuit I7 is connected to tank circuit 19 and identification regeneration circuit 23. Tank circuit 19 is connected to phase synchronized oscillation circuit 21 . The phase synchronization oscillation circuit 21 is connected to the identification reproduction circuit 23, the frame synchronization circuit 25, and the clock output terminal 33. Identification playback v! 23 is connected to a frame synchronization circuit 25.
フレーム同期回路25は高速受信データ出力端子31に
接続される。The frame synchronization circuit 25 is connected to the high-speed reception data output terminal 31.
低速データ用受信回路30は、タンク回路20、位相同
期発振回路22、識別再生回路24、フレーム同期回路
26を含む。増幅回路17は、タンク回路2oおよび識
別再生回路24に接続される。タンク回路20は位相同
期発振回路22に接続される。位相同期発振回路22は
、識別再生回路24、フレーム同期回路26およびクロ
ック出力端子34に接続される。識別再生回路24はフ
レーム同期回路26に接続される。The low-speed data receiving circuit 30 includes a tank circuit 20, a phase synchronization oscillation circuit 22, an identification reproduction circuit 24, and a frame synchronization circuit 26. The amplifier circuit 17 is connected to the tank circuit 2o and the identification regeneration circuit 24. Tank circuit 20 is connected to phase synchronized oscillation circuit 22 . The phase synchronization oscillation circuit 22 is connected to an identification reproducing circuit 24, a frame synchronization circuit 26, and a clock output terminal 34. The identification reproduction circuit 24 is connected to a frame synchronization circuit 26.
フレーム同期回路26は低速受信データ出力端子32に
接続される。The frame synchronization circuit 26 is connected to the low-speed received data output terminal 32.
高速データ用受信回路29と低速データ用受信回路30
とは、動作速度が異なるだけで、その回路構成および動
作は同一である。したがって、以下では高速データ用受
信回路29の動作について説明する。High-speed data receiving circuit 29 and low-speed data receiving circuit 30
The only difference is the operating speed, but the circuit configuration and operation are the same. Therefore, the operation of the high-speed data receiving circuit 29 will be described below.
伝送路■上の高速フレームおよび低速フレームの信号は
、光電気変換回路16により電気信号に変換され、増幅
回路17に供給される。増幅回路17は、この電気信号
を増幅して、タンク回路19および識別再生回路23に
供給する。The high-speed frame and low-speed frame signals on the transmission path (3) are converted into electrical signals by the opto-electrical conversion circuit 16 and supplied to the amplifier circuit 17. The amplifier circuit 17 amplifies this electrical signal and supplies it to the tank circuit 19 and the identification/reproduction circuit 23 .
タンク回路19および位相同期発振回路21はタイミン
グ回路を構成し、周波数fAの安定なりロック信号を出
力する。このクロック信号は、識別再生回路23、フレ
ーム同期回路25に供給され、クロック出力端子33を
経由して制御装置3に送出される。クロック信号の安定
化の詳細は後述する。The tank circuit 19 and the phase synchronized oscillation circuit 21 constitute a timing circuit, and output a stable lock signal of the frequency fA. This clock signal is supplied to the identification and reproduction circuit 23 and the frame synchronization circuit 25, and is sent to the control device 3 via the clock output terminal 33. Details of stabilizing the clock signal will be described later.
識別再生回路23は、位相同期発振回路21の出力した
クロック信号を用いて高速フレームの信号を識別再生し
、高速フレームを伝送路符号からNRZ信号に変換し、
これをフレーム同期回路25に供給する。ここで、高速
フレームと低速フレームとの切り替え時には、位相同期
発振回路21の出力したクロック信号と、識別再生回路
23の入力信号との位相が一致しない可能性がある。こ
のような場合には、誤った識別再生が行われる可能性が
ある。The identification and reproduction circuit 23 identifies and reproduces the high-speed frame signal using the clock signal output from the phase synchronized oscillation circuit 21, converts the high-speed frame from a transmission path code to an NRZ signal,
This is supplied to the frame synchronization circuit 25. Here, when switching between the high-speed frame and the low-speed frame, there is a possibility that the clock signal output from the phase synchronized oscillation circuit 21 and the input signal of the identification and reproducing circuit 23 do not match in phase. In such a case, there is a possibility that erroneous identification and reproduction will be performed.
このような誤りを防ぐため、フレームの先頭にビット列
り、により構成されるガードタイム区間を設けている。In order to prevent such errors, a guard time section consisting of a bit string is provided at the beginning of the frame.
識別再生回路23は、低速フレーム区間の信号も識別再
生するが、クロック信号に同期していないため、不規則
な意味をもたないデータ列を出力してしまう。このよう
なデータ列を除去するため、フレーム同期回路25は、
位相同期発振回路21の出力したクロック信号と、ビッ
ト列D2により示されるピットノぐターンとにより、フ
レーム同期をとる。これにより、低速フレーム区間のデ
ータ列を除去し、高速フレームから高速受信データを取
り出すことができる。取り出された高速受信データは、
高速受信データ出力端子31を経由して制御装置3に送
出される。The identification and reproduction circuit 23 also identifies and reproduces signals in low-speed frame sections, but because it is not synchronized with the clock signal, it outputs irregular and meaningless data strings. In order to remove such data strings, the frame synchronization circuit 25
Frame synchronization is achieved using the clock signal output from the phase synchronized oscillation circuit 21 and the pit turn indicated by the bit string D2. As a result, the data string in the low-speed frame section can be removed, and high-speed received data can be extracted from the high-speed frame. The retrieved high-speed reception data is
The data is sent to the control device 3 via the high-speed reception data output terminal 31.
次に、タンク回路19および位相同期発振回路21によ
るクロック信号の安定化について説明する。Next, stabilization of the clock signal by the tank circuit 19 and the phase synchronized oscillation circuit 21 will be explained.
第6図はタンク回路19および位相同期発振回路21の
動作波形を示す。FIG. 6 shows operating waveforms of the tank circuit 19 and the phase synchronized oscillation circuit 21.
タンク回路19は、その共振周波数が高速フレームのク
ロック周波数に一致して設定されており、高速フレーム
中のクロック成分を抽出する。しかし、低速フレーム区
間にはクロック成分がないため、第6図の破線■に示す
ように、タンク回路19の出力信号の振幅が減少して消
失する。すなわち、高速フレームFAI% FA2の先
頭区間および低速フレームF III、FBZの区間に
は振幅が小さくなる。The tank circuit 19 has its resonance frequency set to match the clock frequency of the high-speed frame, and extracts the clock component in the high-speed frame. However, since there is no clock component in the low-speed frame section, the amplitude of the output signal of the tank circuit 19 decreases and disappears, as shown by the broken line ■ in FIG. That is, the amplitude is small in the leading section of the fast frame FAI% FA2 and in the sections of the slow frames FIII and FBZ.
このときのクロック信号出力を安定化させるため、位相
同期発振回路21が設けられている。低速フレーム区間
にタンク回路19の出力がなくなると、位相同期発振回
路21が自走する。これにより、第6図の実線■で示す
ように、位相同期発振回路21の出力が振幅一定となる
。位相同期発振回路21の自走周波数が高速フレームの
クロック周波数fAに十分近い値に設定されていれば、
自走中にもフレーム同期回路25が正常に動作する。In order to stabilize the clock signal output at this time, a phase synchronized oscillation circuit 21 is provided. When the output of the tank circuit 19 disappears during the low-speed frame period, the phase synchronized oscillation circuit 21 runs free. As a result, the output of the phase synchronized oscillation circuit 21 has a constant amplitude, as shown by the solid line ■ in FIG. If the free-running frequency of the phase-locked oscillator circuit 21 is set to a value sufficiently close to the clock frequency fA of the high-speed frame,
The frame synchronization circuit 25 operates normally even during free running.
しかし、位相同期発振回路21が、低速フレームF1、
F’szの区間には自走し、高速フレームFAいF’a
zの先頭区間でタンク回路19の出力に位相同期するた
め、位相同期発振回路21の周波数が第5図の下側に示
したように変動する。この影響を取り除くため、フレー
ムの先頭部にガードタイムを設ける。However, when the phase synchronized oscillation circuit 21
Self-propelled in the F'sz section, high-speed frame FA
Since the phase is synchronized with the output of the tank circuit 19 in the leading section of z, the frequency of the phase synchronized oscillation circuit 21 fluctuates as shown in the lower part of FIG. To remove this effect, a guard time is provided at the beginning of the frame.
以上の説明では、高速データ用受信回路29を例にその
動作を説明したが、低速データ用受信回路30の動作も
同様である。In the above description, the operation of the high-speed data receiving circuit 29 was explained as an example, but the operation of the low-speed data receiving circuit 30 is also similar.
制御装置用インタフェイス回路2は、以上説明したよう
に、高速データ用受信回路29および低速データ用受信
回路30を備えるが、端末用インタフェイス回路4はど
ちらか一方を備えるだけでよい。As explained above, the control device interface circuit 2 includes the high-speed data receiving circuit 29 and the low-speed data receiving circuit 30, but the terminal interface circuit 4 only needs to include one of them.
以下では、低速データを送受信する端末用インタフェイ
ス回路を例に説明する。In the following, a terminal interface circuit that transmits and receives low-speed data will be explained as an example.
第7図は端末用インタフェイス回路のブロック構成図で
ある。FIG. 7 is a block diagram of the terminal interface circuit.
伝送路1を伝達した光信号は1.光信号受信端子38を
経由して半透鏡回路39に入射する。半透鏡回路39は
光信号を二つに分岐して、その一方を光電気変換回路1
6に供給し、他方を光スィッチ46に供給する。The optical signal transmitted through the transmission line 1 is 1. The light enters the semi-transparent mirror circuit 39 via the optical signal receiving terminal 38. The semi-transparent mirror circuit 39 branches the optical signal into two and sends one of them to the opto-electric conversion circuit 1.
6 and the other to the optical switch 46.
光電気変換回路16は増幅回路17に接続される。The photoelectric conversion circuit 16 is connected to an amplifier circuit 17.
増幅回路17はタンク回路20および識別再生回路24
に接続される。The amplifier circuit 17 is connected to the tank circuit 20 and the identification regeneration circuit 24.
connected to.
タンク回路20は位相同期発振回路22に接続される。Tank circuit 20 is connected to phase synchronized oscillation circuit 22 .
位相同期発振回路22は、識別再生回路24、フレーム
同期回路26、符号変換回路49、低速フレーム作成回
路48および低速クロック出力端子41に接続される。The phase synchronization oscillation circuit 22 is connected to the identification reproduction circuit 24 , the frame synchronization circuit 26 , the code conversion circuit 49 , the low-speed frame creation circuit 48 and the low-speed clock output terminal 41 .
識別再生回路24はフレーム同期回路26に接続される
。フレーム同期回路26は、光スイツチ駆動回路45、
低速フレーム作成回路48および低速受信データ出力端
子42に接続される。タンク回路20、位相同期発振回
路22、識別再生回路24およびフレーム同期回路26
は、低速データ用受信回路30を構成する。低速データ
用受信回路30の動作は、制御装置用インタフェイス回
路の場合と同様であり、その動作の説明は省略する。The identification reproduction circuit 24 is connected to a frame synchronization circuit 26. The frame synchronization circuit 26 includes an optical switch drive circuit 45,
It is connected to the low-speed frame creation circuit 48 and the low-speed received data output terminal 42. Tank circuit 20, phase synchronization oscillation circuit 22, identification regeneration circuit 24, and frame synchronization circuit 26
constitutes the low-speed data receiving circuit 30. The operation of the low-speed data receiving circuit 30 is the same as that of the control device interface circuit, and a description of the operation will be omitted.
光スイツチ駆動回路45は光スィッチ46に接続される
。低速フレーム作成回路48は、低速送信データ入力端
子47と、符号変換回路49とに接続される。Optical switch drive circuit 45 is connected to optical switch 46 . The low-speed frame creation circuit 48 is connected to the low-speed transmission data input terminal 47 and the code conversion circuit 49.
符号変換回路49は電気光変換回路11に接続される。The code conversion circuit 49 is connected to the electro-optical conversion circuit 11.
光スィッチ46の出力した光信号と、電気光変換回路1
1の出力した光信号とは、半透鏡回路51により結合さ
れて光信号送信端子52を経由して、伝送路1に送信さ
れる。The optical signal output from the optical switch 46 and the electrical-optical conversion circuit 1
The optical signal outputted by 1 is combined with the semi-transparent mirror circuit 51 and transmitted to the transmission line 1 via the optical signal transmission terminal 52.
光信号受信端子38および半透鏡回路39を経由して光
電気変換回路16に入射した光信号は、電気信号に変換
され、低速データ用受信回路30により低速フレームの
データが分離される。分離された低速受信データは、低
速受信データ出力端子42を経由して、低速クロック出
力端子41のクロック信号とともに端末装置5に送出さ
れる。The optical signal that enters the opto-electric conversion circuit 16 via the optical signal receiving terminal 38 and the semi-transparent mirror circuit 39 is converted into an electrical signal, and the low-speed data receiving circuit 30 separates the low-speed frame data. The separated low-speed reception data is sent to the terminal device 5 via the low-speed reception data output terminal 42 together with the clock signal of the low-speed clock output terminal 41.
低速データ用受信回路30のフレーム同期回路26はフ
レームパルスを作成し、これを光スイツチ駆動回路45
と低速フレーム作成回路48とに供給する。The frame synchronization circuit 26 of the low-speed data receiving circuit 30 creates a frame pulse, which is sent to the optical switch drive circuit 45.
and low-speed frame creation circuit 48.
光スイツチ駆動回路45は、フレーム同期回路26から
のフレームパルスに従って光スィッチを駆動し、このフ
レームパルスが正のときに、半透鏡回路39から入射し
た光信号を消光する。これにより、光スィッチ46から
半透鏡回路51に入射した光信号を、このインタフェイ
ス回路が受信した低速フレーム区間だけ消光する。The optical switch driving circuit 45 drives the optical switch according to the frame pulse from the frame synchronization circuit 26, and extinguishes the optical signal input from the semi-transparent mirror circuit 39 when the frame pulse is positive. As a result, the optical signal input from the optical switch 46 to the semi-transparent mirror circuit 51 is extinguished only during the low-speed frame period received by this interface circuit.
低速送信データ入力端子47には、端末装置から、バー
スト状の低速送信データが供給される。低速フレーム作
成回路4日は、位相同期発振回路22の出力したクロッ
ク信号と、フレーム同期回路26の出力したフレームパ
ルスとを用いて、NRZ信号で構成される低速フレーム
を組み立てる。この低速フレームの信号を、符号変換回
路49により伝送路符号に変換し、電気光変換回路11
により光信号に変換して半透鏡回路51に供給する。Burst-like low-speed transmission data is supplied to the low-speed transmission data input terminal 47 from the terminal device. The low-speed frame creation circuit 4 uses the clock signal output from the phase synchronization oscillation circuit 22 and the frame pulse output from the frame synchronization circuit 26 to assemble a low-speed frame composed of NRZ signals. This low-speed frame signal is converted into a transmission path code by the code conversion circuit 49, and the electro-optical conversion circuit 11
The signal is converted into an optical signal and supplied to the semi-transparent mirror circuit 51.
半透鏡回路51は、電気光変換回路11からの光信号を
、光スィッチ46を経由した光信号と加算し、光信号送
信端子52に送出する。半透鏡回路51による信号の加
算は、光スィッチ46を経由した光信号の消光位置に、
電気光変換回路11の出力した光信号を挿入するように
行う。The semi-transparent mirror circuit 51 adds the optical signal from the electro-optical conversion circuit 11 to the optical signal that has passed through the optical switch 46 and sends it to the optical signal transmission terminal 52. The signal addition by the semi-transparent mirror circuit 51 is performed at the extinction position of the optical signal that has passed through the optical switch 46.
This is done so that the optical signal output from the electro-optical conversion circuit 11 is inserted.
第8図は端末用インタフェイス回路の動作タイムチャー
トを示す。(a)は光信号受信端子38に入射した光信
号を示す。この光信号は、低速フレームFBR+ 、、
FalItおよび高速フレームF AI −、F A
tを含んでいる。(b)は識別再生回路24の出力した
信号を示す。この信号は、低速フレームFIRI %
FalItの信号を正常なNRZ信号として含み、高速
フレームFAI、FA2の間には不規則なデータ系列で
構成されたNRZ信号を含む。高速フレームFAI%F
AzO間のデータ列は、フレーム同期回路26により除
去できる。(C)はフレーム同期回路26の出力したフ
レームパルスを示す。(d+は光スィッチの出力した光
信号を示す。この光信号は、(a)の光信号から(C)
のフレームパルスにより低速フレームFIIRI 、F
RRZが除去され、高速フレームF AI% F A
zだけを含む。(81は半透鏡回路51の出力した光信
号を示す。この光信号は、+dlの光信号と送信用の低
速フレームFns+ 、Faszの光信号とを含む。FIG. 8 shows an operation time chart of the terminal interface circuit. (a) shows an optical signal incident on the optical signal receiving terminal 38. This optical signal is a low-speed frame FBR+,...
FalIt and fast frames F AI −, F A
Contains t. (b) shows the signal output from the identification and reproducing circuit 24. This signal is the slow frame FIRI %
The FalIt signal is included as a normal NRZ signal, and an NRZ signal composed of an irregular data sequence is included between high-speed frames FAI and FA2. High speed frame FAI%F
Data strings between AzOs can be removed by the frame synchronization circuit 26. (C) shows a frame pulse output from the frame synchronization circuit 26. (d+ indicates the optical signal output from the optical switch. This optical signal is converted from the optical signal in (a) to (C)
The frame pulse causes the slow frame FIIRI,F
RRZ is removed and fast frame F AI% F A
Contains only z. (81 indicates an optical signal output from the semi-transparent mirror circuit 51. This optical signal includes an optical signal of +dl and optical signals of low-speed frames Fns+ and Fasz for transmission.
以上説明したように、本発明のディジタル伝送 。As explained above, the digital transmission of the present invention.
方式では、伝送路に対して低速フレームの送受信を行う
端末用インタフェイス回路を、低速回路だけで構成でき
る。ここで、高速フレームの送受信を行う端末用インタ
フェイス回路は、高速回路を用いることにより、低速用
と同様に構成できる。In this method, the terminal interface circuit, which sends and receives low-speed frames to and from the transmission path, can be configured only with low-speed circuits. Here, the terminal interface circuit that transmits and receives high-speed frames can be configured in the same manner as the low-speed one by using a high-speed circuit.
以上の実施例では伝送路に光ファイバを用いた例を示し
たが、同軸ケーブル、対線ケーブルまたはこれら以外の
伝送路を用いても、本発明を同様に実施できる。In the above embodiments, an example is shown in which an optical fiber is used as a transmission line, but the present invention can be similarly implemented using a coaxial cable, a pair cable, or a transmission line other than these.
また、以上の実施例では、同一伝送速度のビット列で構
成されたフレームを周期的に伝送しているが、このよう
なフレームをランダムに伝送する構成でも本発明を実施
できる。この場合には、受信回路のタンク回路の出力が
安定するまで、周期的に伝送する場合に比べて長い時間
を必要とすることがある。したがって、ガードタイム区
間を長くする必要がある。また、この場合には、受信信
号を識別再生するためのクロック位相がフレーム毎に異
なるため、位相同期発振回路は用いない。Further, in the above embodiments, frames composed of bit strings having the same transmission rate are periodically transmitted, but the present invention can also be implemented with a configuration in which such frames are transmitted randomly. In this case, it may take a longer time than in the case of periodic transmission until the output of the tank circuit of the receiving circuit stabilizes. Therefore, it is necessary to lengthen the guard time interval. Further, in this case, since the clock phase for identifying and reproducing the received signal differs from frame to frame, a phase synchronized oscillation circuit is not used.
サラに、フレーム同期回路では1フレーム毎にフレーム
パターン位置を識別し、受信データを分離する。インタ
フェイス回路の他の部分の構成および動作は、フレーム
の送受信のランダムに離散的に行う点を除いて同じであ
る。Simply, the frame synchronization circuit identifies the frame pattern position for each frame and separates the received data. The configuration and operation of other parts of the interface circuit are the same except that frames are transmitted and received randomly and discretely.
以上説明したように、本発明のディジタル伝送方式は、
一つの伝送路に、高速データの送受信を行う端末装置と
、低速データの送受信を行う端末装置とを収容し、しか
も、低速データの送受信を行う端末装置のインタフェイ
ス回路を、低速回路で構成できる。低速回路は一般に高
速回路より安価に製造できるが、特にCMO3技術を利
用できるので、消費電力の低減および集積化による回路
の小型化が可能である。したがって、低速データの送受
信を行う端末装置のインタフェイス回路の製造コストお
よびランニングコストを低減できる効果がある。As explained above, the digital transmission method of the present invention is
A terminal device that sends and receives high-speed data and a terminal device that sends and receives low-speed data can be accommodated in one transmission path, and the interface circuit of the terminal device that sends and receives low-speed data can be configured with a low-speed circuit. . Low-speed circuits are generally cheaper to manufacture than high-speed circuits, and in particular, the ability to utilize CMO3 technology allows for lower power consumption and smaller circuits through greater integration. Therefore, it is possible to reduce the manufacturing cost and running cost of an interface circuit of a terminal device that transmits and receives low-speed data.
第1図は本発明実施例ディジタル伝送装置のブロック構
成図。
第2図はフレーム構成の概略図。
第3図はフレーム内のビット構成を示す図。
第4図は制御装置用インタフェイス回路の送信回路のブ
ロック構成図。
第5図は制御装置用インタフェイス回路の受信回路のブ
ロック構成図。
第6図はタンク回路および位相同期発振回路の動作波形
を示す図。
第7図は端末用インタフェイス回路のブロック構成図。
第8図は動作タイムチャートを示す図。
1・・・伝送路、2・・・制御装置用インタフェイス回
路、3・・・制御装置、4a、4b、4c・・・端末用
インタフェイス回路、5a、5b、5c・・・端末装置
、6・・・クロック発生回路、7・・・高速フレーム作
成回路、8・・・低速フレーム作成回路、9・・・高速
データ用符号変換回路、10・・・低速データ用符号変
換回路、11・・・電気光変換回路、12・・・光信号
送信端子、15・・・光信号受信端子、16・・・光電
気変換回路、17・・・増幅回路、19.20・・・タ
ンク回路、21.22・・・位相同期発振回路、23.
24・・・識別再生回路、25.26・・・フレーム同
期回路、29・・・高速データ用受信回路、30・・・
低速データ用受信回路、31・・・高速受信データ出力
端子、32・・・低速受信データ出力端子、33.34
.35・・・クロック出力端子、36・・・高速データ
入力端子、37・・・低速データ入力端子、38・・・
光信号受信端子、39・・・半透鏡回路、41・・・低
速クロック出力端子、42・・・低速受信データ出力端
子、45・・・光スイツチ駆動回路、46・・・光スィ
ッチ、47・・・低速送信データ入力端子、48・・・
低速フレーム作成回路、49・・・符号変換回路、51
・・・半透鏡回路、52・・・光信号送信端子。
yA 1 回 本光咀大旭例
篤 2 図 井−ム涌崖。
M3112 フレームのピント4
、塩2イ言 回悦シ
J¥14 図
受信回路
篇5図
動作;L形
γ 6 図
堝朱用インタフエイ人口尼シ
荒 7 図
動作タイム+ヤード
荒 8I2IFIG. 1 is a block diagram of a digital transmission device according to an embodiment of the present invention. FIG. 2 is a schematic diagram of the frame configuration. FIG. 3 is a diagram showing the bit structure within a frame. FIG. 4 is a block diagram of the transmitting circuit of the control device interface circuit. FIG. 5 is a block diagram of the receiving circuit of the control device interface circuit. FIG. 6 is a diagram showing operating waveforms of the tank circuit and the phase synchronized oscillation circuit. FIG. 7 is a block diagram of the terminal interface circuit. FIG. 8 is a diagram showing an operation time chart. DESCRIPTION OF SYMBOLS 1... Transmission path, 2... Interface circuit for control device, 3... Control device, 4a, 4b, 4c... Interface circuit for terminal, 5a, 5b, 5c... Terminal device, 6... Clock generation circuit, 7... High speed frame creation circuit, 8... Low speed frame creation circuit, 9... Code conversion circuit for high speed data, 10... Code conversion circuit for low speed data, 11. ...Electro-optical conversion circuit, 12... Optical signal transmission terminal, 15... Optical signal reception terminal, 16... Photoelectric conversion circuit, 17... Amplification circuit, 19.20... Tank circuit, 21.22... Phase synchronized oscillation circuit, 23.
24...Identification reproduction circuit, 25.26...Frame synchronization circuit, 29...High-speed data reception circuit, 30...
Low-speed data reception circuit, 31... High-speed reception data output terminal, 32... Low-speed reception data output terminal, 33.34
.. 35... Clock output terminal, 36... High speed data input terminal, 37... Low speed data input terminal, 38...
Optical signal reception terminal, 39... Half-transparent mirror circuit, 41... Low-speed clock output terminal, 42... Low-speed reception data output terminal, 45... Optical switch drive circuit, 46... Optical switch, 47... ...Low speed transmission data input terminal, 48...
Low-speed frame creation circuit, 49... code conversion circuit, 51
. . . Semi-transparent mirror circuit, 52 . . . Optical signal transmission terminal. yA 1st Honkotsui University Asahi Reiatsu 2 Figure Immu Wakugai. M3112 Frame focus 4, Salt 2 words Relaxation J ¥ 14 Diagram Receiving circuit 5 Diagram operation; L type γ 6 Diagram Akane interface population Nishi rough 7 Diagram operation time + Yard rough 8I2I
Claims (1)
れディジタル信号の送受信を行う複数のインタフェイス
回路と を備えたディジタル伝送方式において、 上記インタフェイス回路は、 上記伝送路の信号をインタフェイス回路毎にあらかじめ
設定された伝送速度でクロック同期をとる手段と、 この手段で同期された信号にフレーム同期がとれるか否
かを判別する手段と を含む ことを特徴とするディジタル伝送方式。(1) In a digital transmission system that includes one wired transmission path and a plurality of interface circuits that connect a data processing device to this transmission path and discretely transmit and receive digital signals, the above interface circuit is , means for clock synchronizing the signals on the transmission line at a transmission rate set in advance for each interface circuit, and means for determining whether or not frame synchronization can be achieved for the signals synchronized by this means. Characteristic digital transmission method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1968486A JPS62178038A (en) | 1986-01-31 | 1986-01-31 | Digital transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1968486A JPS62178038A (en) | 1986-01-31 | 1986-01-31 | Digital transmission system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62178038A true JPS62178038A (en) | 1987-08-05 |
Family
ID=12006060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1968486A Pending JPS62178038A (en) | 1986-01-31 | 1986-01-31 | Digital transmission system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62178038A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011030740A1 (en) * | 2009-09-09 | 2011-03-17 | 日本電気株式会社 | Clock data recovery circuit and clock data recovery method |
JP2011055389A (en) * | 2009-09-04 | 2011-03-17 | Fujikura Ltd | Burst signal receiver |
JP2011055388A (en) * | 2009-09-04 | 2011-03-17 | Fujikura Ltd | Burst signal receiver |
-
1986
- 1986-01-31 JP JP1968486A patent/JPS62178038A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011055389A (en) * | 2009-09-04 | 2011-03-17 | Fujikura Ltd | Burst signal receiver |
JP2011055388A (en) * | 2009-09-04 | 2011-03-17 | Fujikura Ltd | Burst signal receiver |
WO2011030740A1 (en) * | 2009-09-09 | 2011-03-17 | 日本電気株式会社 | Clock data recovery circuit and clock data recovery method |
US8774321B2 (en) | 2009-09-09 | 2014-07-08 | Nec Corporation | Clock data recovery circuit and clock data recovery method |
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