JPS62164333A - Data transmitting circuit - Google Patents
Data transmitting circuitInfo
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- JPS62164333A JPS62164333A JP568186A JP568186A JPS62164333A JP S62164333 A JPS62164333 A JP S62164333A JP 568186 A JP568186 A JP 568186A JP 568186 A JP568186 A JP 568186A JP S62164333 A JPS62164333 A JP S62164333A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は送信側装置から複数個の受信側装置に信号を直
列に伝送するデータ伝送回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data transmission circuit that serially transmits signals from a transmitting device to a plurality of receiving devices.
(従来の技術)
成る装置から複数個の別の装置にディジタルデータ信号
を直列に伝送するシステムがある。第2図はこのような
データ伝送システムの従来の構成例を示す図である。図
において、A0は送信側装置、A1乃至へ〇は受信側装
置である。Coは送信側装置Aoの同期信号出力端子、
Ct乃至Cnは各受信鋼装f?tAt”Anの同期信号
入力端子で、送信側装置Aoの同期信号出力端子Coか
ら出力された同期信号クロックSは、クロック信号線C
/l−C/nを介して各受信側装置A l= A nの
同期信号入力端子C1〜Cnに入っている。BACKGROUND OF THE INVENTION There are systems that serially transmit digital data signals from one device to a plurality of other devices. FIG. 2 is a diagram showing an example of a conventional configuration of such a data transmission system. In the figure, A0 is a transmitting side device, and A1 to A1 are receiving side devices. Co is the synchronization signal output terminal of the sending device Ao,
Ct to Cn are each receiving steel f? At the synchronization signal input terminal of tAt"An, the synchronization signal clock S output from the synchronization signal output terminal Co of the sending device Ao is connected to the clock signal line C.
/1-C/n to the synchronization signal input terminals C1 to Cn of each receiving side device A1=An.
Ooは送信側装置A oのデータ出力端子、01乃至O
n→は受信鋼装fit A r〜An→のデータ出力端
子、11乃至1nは受信側装置Δt −A IHのデー
タ入力端子である。送信側装置Aoのデータ出力Qoは
1−タ出力端子Ooから出てデータ信号線/lを介して
、第1の送信側装置Asのデータ入力端子11に入り、
第1の受信側WA置Δ!のデータ出力Q1はデータ出力
端子OIから出てデータ信号線/2を介して第2の受信
側装置A2のデータ入力端子12゛に入っている。以下
、同様にし−で隣り合う受信側装置相互間でデータの伝
送が行われる。Oo is the data output terminal of the sending device Ao, 01 to O
n→ is a data output terminal of the receiving steel fittings A r to An→, and 11 to 1n are data input terminals of the receiving side device Δt −A IH. The data output Qo of the sending device Ao comes out from the output terminal Oo and enters the data input terminal 11 of the first sending device As via the data signal line /l.
First receiving side WA position Δ! The data output Q1 is outputted from the data output terminal OI and inputted to the data input terminal 12' of the second receiving side device A2 via the data signal line /2. Thereafter, data is similarly transmitted between adjacent receiving devices.
このように接続された従来システムでは、ビットシリア
ルのデータを同期クロックSに同期させて伝送している
。この場合において、受信側装置A1〜Anの入出力部
分は同一であり、第3図に示すように構成されている。In the conventional system connected in this way, bit serial data is transmitted in synchronization with the synchronous clock S. In this case, the input and output parts of the receiving side devices A1 to An are the same and are configured as shown in FIG.
図において、SRはシフトレジスタ、C1はクロック信
号入力、SiはシリアルデータSDの入力、Soはシリ
アルデータ出力、Paは装置内へのパラレルデータ出力
であり、データDoとして出力される。In the figure, SR is a shift register, C1 is a clock signal input, Si is an input of serial data SD, So is a serial data output, and Pa is a parallel data output into the device, which is output as data Do.
このように構成されたデータ伝送回路において、送イΔ
側装首Aoは同明信号出力端子Goから出力される同期
クロックSに同期してデータ出力端子Ooからシリアル
信号を出力する。このようにして送イg(I!!l装置
Aoから受信側装置にAn、An−+。In the data transmission circuit configured in this way, the transmission input Δ
The side neck Ao outputs a serial signal from the data output terminal Oo in synchronization with the synchronous clock S output from the Domei signal output terminal Go. In this way, the data is sent from the device Ao to the receiving device An, An-+.
・・・A2 、A+の順に各装置内のシフトレジスタS
Rにデータを送出1゛ると、全ての受信側装置A!〜A
n間のシフトレジスタSR内に与えるべきデータがセッ
トされることになる。...Shift register S in each device in the order of A2 and A+
When data is sent to R, all receiving devices A! ~A
The data to be given is set in the shift register SR between n.
第2図に示すような接続方法をマザーボードシステム上
に実現すると。第4図に示すようなものとなる。図にお
いて、Mはマザーボード、So乃至3nはマザーボード
M上に取付けられたコネクタである。これらコネクの内
、Soには送信側装置△0が接続され、81〜Snには
それぞれ対応した受信側装置△1〜△nが接続される。If the connection method shown in Figure 2 is realized on the motherboard system. The result will be as shown in FIG. In the figure, M is a motherboard, and So to 3n are connectors attached to the motherboard M. Of these connections, So is connected to the sending device Δ0, and 81 to Sn are connected to the corresponding receiving devices Δ1 to Δn, respectively.
I11〜l!nは第2図に示したと同じ装置間のデータ
信号線、CI!+〜ClInはクロック信号線である。I11~l! n is the data signal line between the same devices as shown in FIG. 2, CI! + to ClIn are clock signal lines.
コネクタ5o−8nのマザーボートMへの取付けは、そ
の両端からネジとめする方法であってもよいし、コネク
タビンをマザーボートM上にハンダ付番ブする方法であ
ってもよい。前者の場合には信号線IIl〜lin 、
C/+ 〜cznの接続はワイヤ接続になり、後者の場
合にはパターン配線になる。一般にパターン配線の方が
信頼性が高い。これらコネクタSO〜Snは、通常その
中央部にスリット(図の破線)が設けられたメス型であ
り、これに対し、装置側は第5図に示すようにその先端
がオス型のコネクタになっており、オスとメスが嵌合す
る形で接続される。The connectors 5o to 8n may be attached to the motherboard M by screwing them from both ends, or by soldering connector pins onto the motherboard M. In the former case, the signal lines IIl-lin,
The connections between C/+ and czn are wire connections, and in the latter case, pattern wiring. Pattern wiring is generally more reliable. These connectors SO to Sn are usually female type with a slit (dashed line in the figure) in the center, whereas the end of the connector on the device side is a male type as shown in Figure 5. The male and female are connected by mating.
(発明が解決しようとする問題点)
第4図に示すようなマザーボートシステムにおいて、受
信側装置のコネクタの数に対して接続されるべき受信側
装置の数が少ない場合に問題が生じる。受信側装置をコ
ネクタS1から順に詰めて実装すれば問題がないが、受
信側装置間に非実装コネクタが存在すると当該コネクタ
より後段のコネクタに接続された受信側装置には信号が
伝送されなくなってしまう。(Problems to be Solved by the Invention) In a motherboard system as shown in FIG. 4, a problem occurs when the number of receiving devices to be connected is small relative to the number of connectors of the receiving devices. There is no problem if the receiving side devices are mounted sequentially from connector S1, but if there is an unmounted connector between the receiving side devices, the signal will not be transmitted to the receiving side devices connected to the connectors after the connector. Put it away.
本発明はこのような点に鑑みてなされたものであって、
その目的はマザーボードに実装される送信側、受信側装
置間における直列データ伝送において、任意のコネクタ
に受信側装置を接続してもデータの伝送が確実に行える
データ伝送回路を実現することにある。The present invention has been made in view of these points, and
The purpose is to realize a data transmission circuit that can reliably transmit data even if the receiving device is connected to any connector in serial data transmission between the transmitting and receiving devices mounted on the motherboard.
(問題点を解決するための手段)
前記した問題点を解決する本発明は、送信側装置Mjと
?!2数個の受信側装置を1枚のマザーボード上にコネ
クタを介して接続する場合に、受信側装置のコネクタ毎
に、装置が接続されている時と接続されていない時とで
異なった論理レベルを出力する回路を設け、この回路の
出力をゲー[−信号として用いて、データ伝送の制御を
行うように構成したことを特徴とするものである。(Means for Solving the Problems) The present invention that solves the above-mentioned problems has the following advantages: ! When connecting two or more receiving devices on one motherboard via connectors, each connector on the receiving device has a different logic level when the device is connected and when it is not connected. The present invention is characterized in that a circuit is provided for outputting , and the output of this circuit is used as a signal to control data transmission.
(作用)
本発明は受信側装置がコネクタに接続されているか否か
で異なった論理信りを出力する回路を設け、この回路出
力によりゲート制御を行ってデータの伝送を制御するよ
うにした。(Function) The present invention provides a circuit that outputs different logical beliefs depending on whether the receiving side device is connected to the connector, and performs gate control based on the output of this circuit to control data transmission.
(実施例)
第1図は本発明の一実施例を示す構成ブロック図である
。第4図と同一のものは同一の符号を付して示ず。図に
おいてC1乃至co−1は、それぞれ対応したコネクタ
ごとに設けられたゲート制御回路である。これらゲート
制御回路c1〜Cn−1は、マザーボードM上にプリン
ト配線し、部品をハング付けして実現することができる
。尚、同期クロック信号については直接関係ないので省
略しである。全てのゲート制御回路が同一の構成である
ので、ここではコネクタS1のゲート制御回路c1につ
いて説明する。(Embodiment) FIG. 1 is a configuration block diagram showing an embodiment of the present invention. Components that are the same as those in FIG. 4 are not shown with the same reference numerals. In the figure, C1 to co-1 are gate control circuits provided for each corresponding connector. These gate control circuits c1 to Cn-1 can be realized by printed wiring on the motherboard M and by hanging the components. Note that the synchronization clock signal is not directly related and is therefore omitted. Since all the gate control circuits have the same configuration, the gate control circuit c1 of the connector S1 will be explained here.
図において、I+は送1言側装買Aoがら出力されたビ
ットシリアルデータQoを入力づ゛る入力端子、AS+
はコモン(接地)に接続された接地端子、O+は当該受
信側装置A1からのデータを出力する出力端子である。In the figure, I+ is an input terminal into which the bit serial data Qo output from the transmitting device Ao is input, and AS+
is a ground terminal connected to a common (ground), and O+ is an output terminal that outputs data from the receiving device A1.
クロックを受けるクロック入力端子も在るが、ここでは
図示してない、G1はその入力に接地端子A S lを
介して接地電位が接続されたインバータである。又、該
インバータG1の入力には、抵抗R+を介して電源電圧
■ccの電位も接続されている。There is also a clock input terminal for receiving a clock, but it is not shown here. G1 is an inverter whose input is connected to the ground potential via a ground terminal A S l. Further, the potential of the power supply voltage cc is also connected to the input of the inverter G1 via a resistor R+.
G2はその一方の入力に送信側装置Aoのビットシリア
ルデータQoをC1al端子に受け、他方の入力にイン
バータG1の入力信号と同一の信号を受けるアンドゲー
ト、G3はその一方の入力にインバータG+の出力を、
他方の入力に受信側装置Δ1からの出力データをCl1
l+端子を介して受()るアンドゲート、G4はアンド
ゲートG2゜G3の両出力を受けるオアゲートである。G2 receives the bit serial data Qo of the transmitting device Ao at the C1al terminal at one input, and receives the same signal as the input signal of the inverter G1 at the other input, and G3 has the inverter G+ at one input. output,
The output data from the receiving device Δ1 is input to the other input Cl1
The AND gate G4 which receives via the l+ terminal is an OR gate which receives both outputs of the AND gates G2 and G3.
該オアゲートG4から次のコネクタS2に与えるシリア
ルデータQ1がCO1端子を介して出力される。Serial data Q1 to be applied to the next connector S2 is output from the OR gate G4 via the CO1 terminal.
このように構成された回路の動作を説明すれば、以下の
とJ3っである。The operation of the circuit configured in this manner is as follows.
先ず、受信1lllI装置A1が実装されている場合に
ついて説明する。この場合には接地端子A S 1から
のO電位がインバータG1に入力されるので、その出力
は゛′1″レベルになって、アンドゲートG3を開く。First, a case will be described in which the receiving 1lllI device A1 is installed. In this case, since the O potential from the ground terminal A S 1 is input to the inverter G1, its output becomes the "'1" level and opens the AND gate G3.
この結果、受信側装置A1からの出力データがアンドゲ
ートG3を通ってオアゲートG4に入る。この時には、
アンドゲートG2に接地電位(“0′ルベル)が入って
いるのでアンドゲートG2は閉じ、送信側装置Aoの出
力データは阻止される。従って、この場合は、受信側装
置A1の出力データがG3→G4のルートで出力端子C
Orから出力される。As a result, the output data from the receiving device A1 passes through the AND gate G3 and enters the OR gate G4. At this time,
Since the AND gate G2 contains the ground potential (“0′ level), the AND gate G2 is closed and the output data of the transmitting device Ao is blocked. Therefore, in this case, the output data of the receiving device A1 is →Output terminal C at G4 route
It is output from Or.
次に、コネクタS1に受信側装置A+が実装されていな
い場合について説明する。この場合には、接地端子A
S tが接地されないので、インバータGsの入力はV
ccの電位、即ら゛1″レベルとなる。従って、その出
力は°゛0″となり、アンドゲートG3は閉じられる。Next, a case will be described in which the receiving device A+ is not mounted on the connector S1. In this case, ground terminal A
Since S t is not grounded, the input of inverter Gs is V
The potential of cc becomes the "1" level. Therefore, its output becomes "0" and the AND gate G3 is closed.
代わりに、アンドゲートG2に“1”レベルが入って、
ゲートが開き、前段からの信@(ここでは送信側装置A
oの出力データ)がアンドゲートG2を通過して、オア
ゲートG4に入る。そして、オアゲートG4から出力デ
ータが出力される。即ち、この場合には、前段からの信
号データがG2→G4のルートで出力端子C01から出
力される。Instead, “1” level is entered in AND gate G2,
The gate opens, and the signal from the previous stage (here, the sending device A
o's output data) passes through AND gate G2 and enters OR gate G4. Then, output data is output from OR gate G4. That is, in this case, the signal data from the previous stage is output from the output terminal C01 via the route G2→G4.
以上の説明より明らかなように、本発明によればコネク
タ$1に受信側装置が接続されている時には信号が受信
側装置を通り、受信側装置が接続されていない時には、
前段からの信号はゲート回路CIを通ってそのまま次段
に出力される。このような動作は、池のゲート制御回路
C2〜Cn→についても全く同様である。As is clear from the above description, according to the present invention, when the receiving device is connected to connector $1, the signal passes through the receiving device, and when the receiving device is not connected, the signal passes through the receiving device.
The signal from the previous stage passes through the gate circuit CI and is output as is to the next stage. Such operation is exactly the same for the gate control circuits C2 to Cn→.
上)ホの実施例では、同期式ビットシリアル信号で装置
間を直列接続する1合を例にとったが、本発明はこれに
限るものではなく非同期式(調歩同期式)ピッ1−シリ
アル信号を用いてもよい。In the embodiment of (above) E, an example is taken in which the devices are connected in series using a synchronous bit serial signal. However, the present invention is not limited to this, and the present invention is not limited to this. may also be used.
(発明の効果)
以上訂柵に説明したように、本発明によれば受信側装置
がコネクタに接続されているか否かで異なった論理信号
を出力する回路を設け、この回路出力によりゲート制御
を行ってデータの伝送を制御するように構成することに
より、任意のコネクタに受信側装置を接続してもデータ
の伝送を確実に行うことができ、実用上の効果が極めて
大きい。(Effects of the Invention) As explained above, according to the present invention, a circuit is provided that outputs different logic signals depending on whether the receiving side device is connected to the connector, and the gate control is performed by the output of this circuit. By configuring the receiver to control the data transmission, data transmission can be reliably performed even if the receiving device is connected to any connector, which has an extremely large practical effect.
第1図は本発明の一実施例を示す構成ブロック図、第2
図はデータ伝送回路の従来構成例を示す図、第3図は受
信側装置の構成例を示す図、第4図はマザーボード上へ
のコネクタ接続状態を示す図、第5図は受信側装置の外
形図である。
Ao・・・送信側装置
A1〜八〇・・・受信側装置
M・・・マザーボード 81〜3n・・・コネクタ
CI〜C9−1・・・ゲート制御回路
R1・・・抵抗 G+・・・インバータG2
.G3・・・アンドゲート
G4・・・オアゲート
特許出願人 横河北辰電機株式会社
<己FIG. 1 is a configuration block diagram showing one embodiment of the present invention, and FIG.
The figure shows an example of the conventional configuration of a data transmission circuit, Figure 3 shows an example of the configuration of the receiving side device, Figure 4 shows how the connector is connected to the motherboard, and Figure 5 shows the configuration of the receiving side device. FIG. Ao...Sending device A1-80...Receiving device M...Motherboard 81-3n...Connector CI-C9-1...Gate control circuit R1...Resistor G+...Inverter G2
.. G3...AND GATE G4...OR GATE Patent applicant Yokogawa Hokushin Electric Co., Ltd.
Claims (1)
上にコネクタを介して接続する場合に、受信側装置のコ
ネクタ毎に、装置が接続されている時と接続されていな
い時とで異なった論理レベルを出力する回路を設け、こ
の回路の出力をゲート信号として用いて、データ伝送の
制御を行うように構成したことを特徴とするデータ伝送
回路。When a sending device and multiple receiving devices are connected to a single motherboard via connectors, each connector on the receiving device has a difference when the device is connected and when it is not connected. What is claimed is: 1. A data transmission circuit comprising: a circuit for outputting a logical level; the output of the circuit is used as a gate signal to control data transmission;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP568186A JPS62164333A (en) | 1986-01-14 | 1986-01-14 | Data transmitting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP568186A JPS62164333A (en) | 1986-01-14 | 1986-01-14 | Data transmitting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62164333A true JPS62164333A (en) | 1987-07-21 |
Family
ID=11617836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP568186A Pending JPS62164333A (en) | 1986-01-14 | 1986-01-14 | Data transmitting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62164333A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012049681A (en) * | 2010-08-25 | 2012-03-08 | Mitsubishi Electric Corp | Network system |
-
1986
- 1986-01-14 JP JP568186A patent/JPS62164333A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012049681A (en) * | 2010-08-25 | 2012-03-08 | Mitsubishi Electric Corp | Network system |
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