JPS62144265A - Data transfer system - Google Patents

Data transfer system

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JPS62144265A
JPS62144265A JP28623285A JP28623285A JPS62144265A JP S62144265 A JPS62144265 A JP S62144265A JP 28623285 A JP28623285 A JP 28623285A JP 28623285 A JP28623285 A JP 28623285A JP S62144265 A JPS62144265 A JP S62144265A
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JP
Japan
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bytes
dma
transfer
dma transfer
data
Prior art date
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JP28623285A
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Osamu Suzuki
修 鈴木
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

PURPOSE:To improve the DMA transfer efficiency to the discontinuous areas by adding the address value showing the access intervals of a main memory and the number of bytes stored continuously in each DMA transfer to a channel command word. CONSTITUTION:A channel command word (CCW)21 is first prepared on a main memory device (MS) before the DMA transfer is executed. The CCW21 includes a data address designating part (DA)211 which designates the head address for memory access in a DMA transfer mode, a byte counter (BC)212 which instructs the total number of transfer bytes, the number (B)213 of bytes which are continuously stored in the MS, and the address value (A)214 which shows the access intervals of the MS in a DMA transfer mode. When an input/output instruction is delivered, the DMA transfer of bytes B is carried out plural times from the position on the MS shown by the DA211 at the intervals designated by the DA211.

Description

【発明の詳細な説明】 〔概要〕 情報処理システムにおけるダイレクトメモリアクセス(
DMA)方式によるデータ転送方式において、主記憶装
置(MS)上に用意されるチャネルコマンド語(CCI
II)に、DMA転送に必要な先頭メモリアドレス(D
A)と、総転送バイト数(BC)と、該叶A転送時のア
クセス間隔を示すアドレス値(八)と、1回。
[Detailed Description of the Invention] [Summary] Direct memory access in an information processing system (
In the data transfer method using the DMA) method, the channel command word (CCI) prepared on the main memory (MS) is
II) is the start memory address (D) required for DMA transfer.
A), the total number of transferred bytes (BC), and the address value (8) indicating the access interval when transferring the leaf A, once.

又は複数回のDMA転送で連続して格納されるバ・イト
数(8)とを設定することにより、1つの入出力命令に
よって、一定間隔の非連続領域に対するDM八へ送を行
うことができるようにしたものである。
Alternatively, by setting the number of bytes (8) that are consecutively stored in multiple DMA transfers, it is possible to send data to DM8 to discontinuous areas at regular intervals with one input/output command. This is how it was done.

〔産業上の利用分野〕[Industrial application field]

本発明は情報処理システムにおけるダイレクトメモリア
クセス(DMA)によるデータ転送方式に関する。
The present invention relates to a data transfer method using direct memory access (DMA) in an information processing system.

従来のダイレクトメモリアクセス(DMA)によるデー
タ転送においては、メモリ上の連続した領域に対してア
クセスするのが一般的であった。
In data transfer using conventional direct memory access (DMA), it has been common to access continuous areas on memory.

然しなから、最近の計算機システムの機能向上に伴って
、各種の分野において、該計算機システムによるデータ
処理が行われるようになってきているが、例えば、生産
制御システム、所謂プラントシステムでのデータ処理に
おいては、生産ラインでの計測データ(時刻、温度、生
産量等)をとる必要がある。
However, with the recent improvements in the functionality of computer systems, data processing using these computer systems has come to be performed in various fields.For example, data processing in production control systems, so-called plant systems, , it is necessary to collect measurement data (time, temperature, production volume, etc.) on the production line.

この場合、該計算機システムでのソフトウェアが処理し
易い単位(例えば、任意の時刻毎の温度。
In this case, a unit that is easy to process by the software in the computer system (for example, temperature at any given time).

生産量等)に分割して一定の間隔で格納しておく方が得
策である。
It is better to divide the data into parts (production volume, etc.) and store them at regular intervals.

このような事情から、ダイレクトメモリアクセス(DM
A)によるデータ転送方式においても、一定の規則性を
持って、非連続で生成されるデータをアダプタ等のデー
タバッファにプールしておき、該プールされている非連
続的なデータを、一つの入出力命令で、効率良く主記憶
装置(MS)の非連続な領域に転送できるデータ転送方
式が要求される。
Due to these circumstances, direct memory access (DM)
In the data transfer method according to A), data that is generated non-sequentially is pooled in a data buffer such as an adapter with a certain regularity, and the pooled non-sequential data is transferred into one data buffer. There is a need for a data transfer method that can efficiently transfer input/output instructions to non-contiguous areas of the main memory (MS).

〔従来の技術と発明が解決しようとする問題点〕第4図
は従来のDMA転送方式を模式的に示した図である。
[Prior art and problems to be solved by the invention] FIG. 4 is a diagram schematically showing a conventional DMA transfer system.

従来のDMA転送においては、本図からも明らかなよう
に、1つの入出力命令を発行するときに、主記憶装置(
MS) 2上に用意されるチャネルコマンド語(以下、
CCWと云う)21が指定する当該叶へ転送における主
記憶装置(旧)上の先頭メモリアドレスを指示するデー
タアドレス指定部(DA) 211と。
In conventional DMA transfer, as is clear from this figure, when issuing one input/output command, the main memory (
MS) Channel command words prepared on 2 (hereinafter referred to as
and a data address designation unit (DA) 211 that designates the first memory address on the main storage device (old) for transfer to the relevant data designated by the CCW) 21.

総転送バイト数を示すバイトカウント指定部(BC)2
12によって、該データアドレス指定部(DA) 21
1が指示する位置から、バイトカウント指定部(BC)
212が指定する連続した領域(斜線で示す)に対して
データ転送が行われていた。
Byte count specification section (BC) 2 indicating the total number of transferred bytes
12, the data addressing section (DA) 21
From the position indicated by 1, byte count specification section (BC)
Data transfer was being performed to a continuous area designated by 212 (indicated by diagonal lines).

従って、一定のアドレス間隔で、特定のバイト数を持つ
非連続領域に対するデータの格納を行う為には、■一度
従来の入出力命令によって、特定のバイト数(BC)の
データを連続した領域に転送した後、例えば、メモリ間
転送命令等によって、該非連続領域に格納し直すか、■
或いは、公知のチェインデータ方式によって直接線非連
続領域に格納する必要があった。
Therefore, in order to store data in a non-contiguous area with a specific number of bytes at regular address intervals, it is necessary to: After the transfer, for example, use an inter-memory transfer command, etc. to store it again in the non-contiguous area, or
Alternatively, it is necessary to directly store the data in a linearly discontinuous area using a known chain data method.

■の方式においては、プログラム処理が複雑になり、ソ
フトウェアに対する負担が重くなると云う問題があった
In the method (2), there is a problem that the program processing becomes complicated and the burden on the software becomes heavy.

■の方式においては、各DMA転送を実行する前に、該
チェインされている各CC−をフェッチする動作が必要
となり、アクセス効率が悪い他、最悪の場合にはデータ
オーバランの原因となる問題があった。
In the method (2), before executing each DMA transfer, it is necessary to fetch each chained CC-, which causes problems such as poor access efficiency and, in the worst case, data overrun. there were.

本発明は上記従来の欠点に鑑み、非連続的に生成される
データを、主記憶装置(MS)上の非連続領域に、DM
A転送で効率良くデータ転送できる方法を提供すること
を目的とするものである。
In view of the above-mentioned conventional drawbacks, the present invention stores discontinuously generated data in a discontinuous area on the main memory (MS) using DM.
The purpose of this invention is to provide a method for efficiently transferring data using A transfer.

〔問題点を解決するための手段〕[Means for solving problems]

第1図は本発明のDMA転送の概念を示した図であって
、(a)は主記憶装置(MS) 2上における非連続な
りMA転送領域(斜線で示す)を示し、(b)は本発明
を実施するのに必要なCCWのフォーマットを示したも
のである。
FIG. 1 is a diagram showing the concept of DMA transfer according to the present invention, in which (a) shows a non-continuous MA transfer area (indicated by diagonal lines) on the main memory (MS) 2, and (b) shows This figure shows the format of the CCW required to implement the present invention.

即ち、本発明においては、本図(b)に示したように、
1つの入出力命令が実行する為のCCW 21に、当該
DM八へ送時のメモリアクセスの先頭アドレスを指定す
るデータアドレス指定部(D^)211′と、総転送バ
イト数を指示するバイトカウンタ(BC) 212の他
に、該主記憶装置(MS) 2上に連続して格納される
バイト数(B) 213と、該叶へ転送時の上記主記憶
装置(MS) 2でのアクセス間隔を示すアドレス値(
A) 214とを設けて、ΣB=BCとなるようにして
、当該DMへ転送の実行前に本発明のCCW 21を用
意し、該入出力命令を発行すると、本図(a)に示した
ように、該CCW 21の先頭メモリアドレス(DA)
 211が示す位置から、主記憶装置(MS) 2上に
連続して格納されるバイト数(B)のDMA転送を、ア
クセス間隔を示すアドレス値(A) 214の間隔で、
複数回(具体的には、ΣB=BCとなる迄)のDMA転
送が行われるように構成する。
That is, in the present invention, as shown in this figure (b),
The CCW 21 for executing one input/output instruction includes a data address specification section (D^) 211' that specifies the start address of memory access when sending to the DM8 concerned, and a byte counter that specifies the total number of transferred bytes. In addition to (BC) 212, the number of bytes (B) 213 that are continuously stored in the main memory (MS) 2 and the access interval in the main memory (MS) 2 when transferring to the main memory (MS) 2. An address value indicating (
A) 214 is provided so that ΣB=BC, the CCW 21 of the present invention is prepared before the transfer is executed to the DM, and the input/output command is issued. As such, the start memory address (DA) of the CCW 21
From the position indicated by 211, the number of bytes (B) to be continuously stored in the main memory (MS) 2 is transferred by DMA at an interval of address value (A) 214 indicating the access interval.
The configuration is such that DMA transfer is performed multiple times (specifically, until ΣB=BC).

〔作用〕[Effect]

即ち、本発明によれば、情報処理システムにおけるダイ
レクトメモリアクセス(DMA)方式によるデータ転送
方式において、主記憶装置(MS)上に用意されるチャ
ネルコマンド語(CCW)に、DMA転送に必要な先頭
メモリアドレス(D八)と、総転送/N/イト数(BC
)と、該叶へ転送時のアクセス間隔を示すアドレス値(
A)と、1回、又は複数回のDMA転送で連続して格納
されるバイト数(B)とを設定することにより、1つの
入出力命令によって、一定間隔の非連続領域に対するD
MA転送を行うことができるようにしたものであるので
、非連続領域に対するDMA転送が、−回のDMA転送
起動で遂行され、処理時間の短縮化が図られので、該非
連続領域に対する効率の良いDMA転送を行うことがで
きる効果がある。
That is, according to the present invention, in a data transfer method using a direct memory access (DMA) method in an information processing system, the beginning of a DMA transfer is included in a channel command word (CCW) prepared on a main memory (MS). Memory address (D8) and total number of transfers/N/items (BC
) and an address value (
By setting A) and the number of bytes (B) to be stored consecutively in one or more DMA transfers, one input/output command can transfer D to non-contiguous areas at regular intervals.
Since it is designed to be able to perform MA transfer, DMA transfer to a non-contiguous area is performed by starting - times of DMA transfer, and processing time is shortened, resulting in high efficiency for the non-contiguous area. This has the effect of allowing DMA transfer to be performed.

〔実施例〕〔Example〕

以下本発明の実施例を図面によって詳述する。 Embodiments of the present invention will be described in detail below with reference to the drawings.

第2図は本発明が実行されるデータ処理システムの構成
例を示した図であり、第3図が本発明の一実施例を示し
た図で、DMA制御回路の具体例を示したものである。
FIG. 2 is a diagram showing an example of the configuration of a data processing system in which the present invention is implemented, and FIG. 3 is a diagram showing an embodiment of the present invention, showing a specific example of a DMA control circuit. be.

尚全図を通して、同じ符号は同じ対象物を示している。The same reference numerals indicate the same objects throughout the figures.

以下、第1図を参照しながら、第2図、第3図によって
、本発明のDMA転送方式を説明する。
Hereinafter, the DMA transfer method of the present invention will be explained with reference to FIGS. 2 and 3 while referring to FIG. 1.

先ず、DMA転送を実行する前に、主記憶装置(MS)
 2上に、前述の第1図(b)で説明したCCW 21
が用意される。
First, before executing DMA transfer, the main memory (MS)
2, the CCW 21 described in FIG. 1(b) above is shown.
will be prepared.

ここで、中央処理装置(CPII) 1において、特定
のプログラムが実行され、アダプタ3に対して、入出力
命令が発行されると、アダプタ3においては、主記憶装
置(MS) 2から前述のCCW 21を読み出し、該
CCW 21が指示するDMA転送を実行する。
Here, when a specific program is executed in the central processing unit (CPII) 1 and an input/output command is issued to the adapter 3, the above-mentioned CCW 21 and executes the DMA transfer instructed by the CCW 21.

この時、アダプタ3のDMA制御部31において、第3
図に示すようなメモリアドレス制御が実行される。即ち
、 fl)  データアドレス(DA)の更新動作:DMA
転送が起動されると、該アダプタ3が主記憶装置t(M
S) 2からccw 2iを読み出し、内部の図示して
いない制御レジスタに格納した後、そのデータアドレス
指定部(DA) 211の内容をデータアドレスレジス
タ(DA) 311に設定し、−回のデータ転送で転送
されるバイト数(TB) (例えば、データ転送バスの
バス幅等によって決まる)を、データ転送が行われる毎
に、加算器31aで逐次加算し、ΣTB=8となった時
点で、加算器31bにおいて、前述のアクセス間隔を示
すアドレス値(A) 214を加算することを、ΣTB
=BCとなる迄繰り返す。
At this time, in the DMA control unit 31 of the adapter 3, the third
Memory address control as shown in the figure is executed. That is, fl) Data address (DA) update operation: DMA
When the transfer is started, the adapter 3 transfers the main memory t(M
S) After reading ccw 2i from 2 and storing it in an internal control register (not shown), the contents of the data address designation section (DA) 211 are set in the data address register (DA) 311, and data transfer is performed - times. The number of bytes (TB) to be transferred (for example, determined by the bus width of the data transfer bus) is sequentially added by the adder 31a each time data transfer is performed, and when ΣTB=8, the addition is completed. ΣTB
Repeat until = BC.

(2)連続転送バイト数(B)の更新;上記(1)の動
作と同期して、CCW 21の内容が格納されている制
御レジスタから連続転送バイト数(B)213が連続転
送バイトレジスタ(B) 312に設定された後、前述
のTBバイト単位のデータ転送が行われる毎に、該バイ
ト数(TB)が加算器31cで減算され、B=Oとなっ
た時点で前述の加算器31bにおける加算処理を起動す
ると共に、当該連続転送バイトレジスタ(B) 312
には、上記制御レジスタから再度連続転送バイト数(B
) 213の値が設定され、同じ減算処理がΣTB=B
Cとなる迄繰り返される。
(2) Update of the number of continuous transfer bytes (B): In synchronization with the operation in (1) above, the number of continuous transfer bytes (B) 213 is updated from the control register where the contents of CCW 21 are stored in the continuous transfer byte register ( B) After being set to 312, the number of bytes (TB) is subtracted by the adder 31c every time the data transfer in units of TB bytes is performed, and when B=O, the adder 31b is subtracted by the adder 31c. At the same time as starting the addition process in the continuous transfer byte register (B) 312
, enter the number of consecutive transfer bytes (B) again from the control register above.
) 213 is set, and the same subtraction process is performed as ΣTB=B
This is repeated until C is reached.

(3)バイトカウント数(BC)の更新:上記(1)の
動作と同期して、制御レジスタからバイトカウント指定
部(BC) 212の内容がバイトカウンタ(BC) 
313に設定された後、前述のTBバイト単位のデータ
転送が行われる毎に、該バイト数(TB)が加算器31
dで減算され、BC=Oとなった時点で、当該データ転
送を終了するように機能する。
(3) Updating the byte count number (BC): In synchronization with the operation in (1) above, the contents of the byte count specification field (BC) 212 are updated from the control register to the byte counter (BC).
After the number of bytes (TB) is set to 313, each time the aforementioned data transfer in TB byte units is performed, the number of bytes (TB) is set in the adder 31.
d is subtracted, and when BC=O, the data transfer is terminated.

このように、本発明は、DMA転送時に使用するCCW
 21に、該DMA転送時の主記憶装置(MS)上での
アクセス間隔を示すアドレス値(A)と、各D?’lA
転送で連続して格納されるバイト数(B)を追加して、
非運′tf、SJT域に対するDMA転送を効率良く実
行できるようにした所に特徴がある。
In this way, the present invention provides CCW used during DMA transfer.
21, an address value (A) indicating the access interval on the main memory (MS) during the DMA transfer, and each D? 'lA
Add the number of bytes (B) stored consecutively in the transfer,
The feature is that DMA transfer to the non-transfer 'tf and SJT areas can be executed efficiently.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明のデータ転送方式
は、情報処理システムにおけるDMA方式によるデータ
転送方式において、主記憶装置(MS)上に用意される
チャネルコマンドgu(ccw)ニ、DMA転送に必要
な先頭メモリアドレス(DA)と、聡転送バイト数(B
C)と、該DMA転送時のアクセス間隔を示すアドレス
値(A) と、1回、又は複数回の叶A転送で連続して
格納されるバイト数(B)とを設定することにより、1
つの入出力命令によって、一定間隔の非連続領域に対す
るDMA転送を行うことができるようにしたものである
ので、非連続領域に対するDMA転送が、−回のDMA
転送起動で遂行され、処理時間の短縮化が図られので、
該非連続領域に対する効率の良いDMA転送を行うこと
ができる効果がある。
As described above in detail, the data transfer method of the present invention is based on the channel command GU (ccw) prepared on the main storage device (MS) in the data transfer method using the DMA method in an information processing system. The starting memory address (DA) and the number of bytes to be transferred (B
C), the address value (A) indicating the access interval at the time of the DMA transfer, and the number of bytes (B) that are continuously stored in one or more A transfers.
Since it is possible to perform DMA transfers to non-contiguous areas at regular intervals with one input/output command, DMA transfers to non-contiguous areas can be performed in -times.
This is accomplished by starting the transfer, reducing processing time.
This has the effect of allowing efficient DMA transfer to the non-contiguous area.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明のDMA転送方式の概念を示した図。 第2図は本発明が実行されるデータ処理システムの構成
例を示した図。 第3図は本発明の一実施例を示した図。 第4図は従来のDMA転送方式を模式的に示した図。 である。 図面において、 ■は中央処理装置(CPU)、2は主記憶装置(MS)
。 21はチャネルコマンド語(CCW) 。 211はデータアドレス指定部(DA)。 212はバイトカウント指定部(BC) 。 213は各DMA転送で連続して格納されるバイト数(
B)。 214はDMA転送時の主記憶装置(MS)上でのアク
セス間隔を示すアドレス値(A)。 3はアダプタ、31はDMA制御回路。 31a、 31b、 31c、 31dは加算器。 311はデータアドレスレジスタ(DA)。 312は連続転送バイトレジスタ(B)313はバイト
カウンタ(BC)。 へ
FIG. 1 is a diagram showing the concept of the DMA transfer method of the present invention. FIG. 2 is a diagram showing an example of the configuration of a data processing system in which the present invention is implemented. FIG. 3 is a diagram showing an embodiment of the present invention. FIG. 4 is a diagram schematically showing a conventional DMA transfer method. It is. In the drawing, ■ is the central processing unit (CPU), and 2 is the main memory (MS).
. 21 is a channel command word (CCW). 211 is a data address designation unit (DA). 212 is a byte count designation field (BC). 213 is the number of bytes continuously stored in each DMA transfer (
B). 214 is an address value (A) indicating the access interval on the main memory (MS) during DMA transfer. 3 is an adapter, and 31 is a DMA control circuit. 31a, 31b, 31c, and 31d are adders. 311 is a data address register (DA). 312 is a continuous transfer byte register (B), and 313 is a byte counter (BC). fart

Claims (1)

【特許請求の範囲】 情報処理システムにおけるダイレクトメモリアクセス(
DMA)方式によるデータ転送方式であって、主記憶装
置(MS)(2)上に用意されるチャネルコマンド語(
CCW)(21)に、 該ダイレクトメモリアクセス(DMA)の先頭メモリア
ドレス(DA)(211)と、総転送バイト数(BC)
(212)と、 主記憶装置(MS)(2)上に連続して格納されるバイ
ト数(B)(213)と、 該ダイレクトメモリアクセス(DMA)転送時の上記主
記憶装置(MS)(2)上でのアクセス間隔を示すアド
レス値(A)(214)とを、 設定して、1つの入出力命令で、主記憶装置(MS)(
2)上の一定間隔で設けられている一定領域に、ダイレ
クトメモリアクセス(DMA)によるデータ転送を実行
するようにしたことを特徴とするデータ転送方式。
[Claims] Direct memory access in an information processing system (
This is a data transfer method based on the DMA) method, which uses channel command words (
CCW) (21), the start memory address (DA) (211) of the direct memory access (DMA) and the total number of transferred bytes (BC).
(212), the number of bytes (B) (213) that are continuously stored on the main memory (MS) (2), and the main memory (MS) (213) at the time of the direct memory access (DMA) transfer. 2) Set the address value (A) (214) indicating the access interval on the main memory (MS) with one input/output command.
2) A data transfer method characterized in that data transfer is performed by direct memory access (DMA) to fixed areas provided at fixed intervals above.
JP28623285A 1985-12-19 1985-12-19 Data transfer system Pending JPS62144265A (en)

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JP (1) JPS62144265A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143359A (en) * 1988-11-25 1990-06-01 Nec Corp Data input and output system
JP2008071054A (en) * 2006-09-13 2008-03-27 Ricoh Co Ltd Data transfer control method, data processor, and image processor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02143359A (en) * 1988-11-25 1990-06-01 Nec Corp Data input and output system
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