JPS62137994A - Video signal processor - Google Patents

Video signal processor

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JPS62137994A
JPS62137994A JP60279999A JP27999985A JPS62137994A JP S62137994 A JPS62137994 A JP S62137994A JP 60279999 A JP60279999 A JP 60279999A JP 27999985 A JP27999985 A JP 27999985A JP S62137994 A JPS62137994 A JP S62137994A
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emphasis circuit
linear
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Abstract

PURPOSE:To reduce noises to improve the picture quality by emphasizing a time base-compressed luminance signal and chrominance signal by different extents of emphasis. CONSTITUTION:A nonlinear emphasis circuit 7NC of the C signal and a nonlinear emphasis circuit 7NY of the luminance Y signal are provided, and outputs of these circuits are taken out in a prescribed period by a switch 30 and are supplied to a common linear emphasis circuit 7L. The extent of emphasis of the circuit 7NC is made smaller than that of the circuit 7NY. Therefore, the limiter level of the circuit 7NC is made higher, and the time constant of a high-pass filter is made smaller. In the reproducing circuit side, a reproduced TCI signal is supplied to a common linear deemphasis circuit 16L, and a switch 31 is switched to supply the output to a non-linear deemphasis circuit 16NC of the C signal and a non-linear deemphasis circuit 16NY of the Y signal.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はVTR、テレビ受像機等に適用し得る映像信号
処理装置に関し、特に’T’(1方式による映像信号の
エンファシス回路に関するものである。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a video signal processing device that can be applied to VTRs, television receivers, etc., and particularly relates to a video signal emphasis circuit using the 'T' (1 system). .

〔発明の)既要〕[Requirement of the invention]

本発明は、夫々時間軸圧縮された輝度信号と色信号とに
対して、夫々異るエンファシス量を以ってエンファシス
をかけることにより、ノイズを軽減して画質の向上をは
かるようにしたものである。
The present invention aims to reduce noise and improve image quality by applying emphasis using different amounts of emphasis to each time-axis compressed luminance signal and color signal. be.

〔従来の技術〕[Conventional technology]

従来より、第6図Aに示すような輝度信号Yと色信号C
とを含む映像信号S9からY/C分離を行って、信号C
を例えば1/4に時間軸圧縮すると共に、信号Yを例え
ば3/4に時間軸圧縮し、これらの時間軸圧縮された信
号C,Yを、同図BのようにIH(水平走査期間)の所
定の領域に配置して伝送するようにしたTCI  (T
ime  CompressedIn tegra t
ed )方式による映像信号の伝送方式が知られている
。尚、第6図A、Bにおいて、HPは水平同期信号、S
、はカラーバースト信号を示す。
Conventionally, a luminance signal Y and a color signal C as shown in FIG. 6A have been used.
Y/C separation is performed on the video signal S9 containing the signal C.
For example, the time axis is compressed to 1/4, and the time axis of the signal Y is compressed to 3/4, for example, and these time axis compressed signals C and Y are transferred to IH (horizontal scanning period) as shown in Figure B. TCI (T
ime Compressed In tegra t
A video signal transmission method using the ed) method is known. In addition, in FIGS. 6A and 6B, HP is the horizontal synchronization signal, and S
, indicates a color burst signal.

また同図Bに示す信号を以後TCI信号と称する。Further, the signal shown in FIG. B will be hereinafter referred to as a TCI signal.

第7図は上記TCI信号を汲うV T Rの記録回路を
示し、第8図は再生回路を示す。
FIG. 7 shows a recording circuit of a VTR that receives the TCI signal, and FIG. 8 shows a reproducing circuit.

第7図におい夫々所定の圧縮比で映像信号svばY/C
分離回路1により、搬送色信号C,と信号Yとに分離さ
れる。上記信号C,は復調回路2で復調されて信号Cと
なり、この信号Cは時間軸圧縮回路3により1/4に圧
縮された後、スイッチ5の接点C側に加えられる。また
上記信号Yは時間軸圧縮回路4により3/4に圧縮され
た後、スイッチ5の接点Yに加えられる。制御回路6は
上記信号svの同期信号に基いて、第6図Bにおける信
号Cの期間と信号Yの期間とに応じて時間軸圧縮回路3
.4及びスイッチ5を制御している。
In FIG. 7, the video signal sv and Y/C are each
A separation circuit 1 separates the carrier color signals C and Y into carrier color signals. The signal C is demodulated by the demodulation circuit 2 to become the signal C. This signal C is compressed to 1/4 by the time axis compression circuit 3 and then applied to the contact C side of the switch 5. Further, the signal Y is compressed to 3/4 by the time axis compression circuit 4 and then applied to the contact Y of the switch 5. Based on the synchronization signal of the signal sv, the control circuit 6 controls the time axis compression circuit 3 according to the period of the signal C and the period of the signal Y in FIG. 6B.
.. 4 and switch 5.

従って、スイッチ5からは第6図BのTCI信号が得ら
れる。このT(l信号はエンファシス回路7において高
域を強調する補正が行われた後、FM変調回路8により
FM変調され、このFM−TCI信号は記録アンプ9を
通じて録再ヘッド10に加えられることにより、テープ
11に記録される。
Therefore, the TCI signal shown in FIG. 6B is obtained from the switch 5. After this T(l signal is corrected to emphasize the high frequency range in an emphasis circuit 7, it is FM modulated by an FM modulation circuit 8, and this FM-TCI signal is applied to a recording/reproducing head 10 through a recording amplifier 9. , are recorded on the tape 11.

再生時には第8図において、テープ11がらヘッド10
により再生されたFM−TCl信号は再生アンプ12、
イコライザ回路13及びリミッタ14を通じて復調回路
15に加えられるごとにより、TCI信号が復調される
。このTCI信号はデエンファシス回路16において、
記録時ど逆特性の補正が成された後、制御回路6により
制jlnされるスイッチ17により、時間軸圧縮された
信号Cと信号Yとが別々に取り出される。そして信号C
は時間軸伸長回路18により4倍に時間軸伸長され、信
号Yは時間軸伸長回路19により4/:3倍に時間軸伸
長される。上記時間軸伸長されて元の形に復元された信
号c、Yはマトリクス回路20に加えられることによっ
て、R,G、B信号が復1周される。
During playback, in FIG. 8, the head 10 is moved from the tape 11
The FM-TCl signal reproduced by the reproduction amplifier 12,
The TCI signal is demodulated by being applied to the demodulation circuit 15 through the equalizer circuit 13 and limiter 14. This TCI signal is sent to the de-emphasis circuit 16.
After the inverse characteristics are corrected during recording, the time-axis compressed signal C and signal Y are separately taken out by a switch 17 controlled by the control circuit 6. and signal C
The time axis of signal Y is expanded by a factor of 4 by the time axis expansion circuit 18, and the time axis of signal Y is expanded by a factor of 4/:3 by the time axis expansion circuit 19. The signals c and Y, which have been expanded in time and restored to their original form, are applied to the matrix circuit 20, whereby the R, G, and B signals are rotated once again.

第9図は上記記録回路におけるエンファシス回路7を示
し、第10図は上記再生回路におけるデエンファシス回
路16を示す。尚、エンファシス回路7及びデエンファ
シス回路16においては、一般にリニア補正とノンリニ
ア補正が行われるが、第9図及び第10図はノンリニア
補正を行う場合の回路例を示している。
FIG. 9 shows the emphasis circuit 7 in the recording circuit, and FIG. 10 shows the de-emphasis circuit 16 in the reproducing circuit. Note that linear correction and non-linear correction are generally performed in the emphasis circuit 7 and de-emphasis circuit 16, and FIGS. 9 and 10 show circuit examples for performing non-linear correction.

第9図において、例えば第11図に示すような矩形波を
成すTCI信号が人力されるものとする。
In FIG. 9, it is assumed that a TCI signal forming a rectangular wave as shown in FIG. 11 is manually input.

このTCI信号には図示のようにノイズNが含まれてい
る。このTC[信号をバイパスフィルタ21に通じるこ
とにより、このバイパスフィルタ2Iより第11図に示
すような、微分波形にノイズNが重畳された信号が得ら
れる。この信号は次にリミッタ22により所定のレベル
で制限された後、加算器23において元のTCI信号に
加えられることにより、この加算器23より図示の信号
が得られる。
This TCI signal includes noise N as shown. By passing this TC signal to the bypass filter 21, a signal in which noise N is superimposed on the differential waveform as shown in FIG. 11 is obtained from the bypass filter 2I. This signal is then limited to a predetermined level by a limiter 22 and then added to the original TCI signal in an adder 23, whereby the signal shown in the figure is obtained from the adder 23.

次に第10図のデエンファシス回路16においては、上
記加算器23の信号波形と略等しい波形を有するTCI
信号が加算器24に入力される。
Next, in the de-emphasis circuit 16 of FIG.
The signal is input to adder 24.

この加算器24の出力の一部がバイパスフィルタ25に
加えられることにより、このバイパスフィルタ25より
第11図に示す波形を有する信号が得られ、この信号は
リミッタ26によりレベル制限された後、加算器24に
加えられて入力TCI信号から引き算される。この結果
、このデエンファシス回路16より第11図に示すよう
なノイズの除去された波形を有する出力信号が得られる
By applying a part of the output of this adder 24 to a bypass filter 25, a signal having a waveform shown in FIG. 11 is obtained from this bypass filter 25, and this signal is level limited by a limiter 26 and then 24 and subtracted from the input TCI signal. As a result, an output signal having a noise-free waveform as shown in FIG. 11 is obtained from the de-emphasis circuit 16.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

前述したエンファシス回路7及びデエンファシス回路1
6の動作において、第11図より明らかなように、デエ
ンファシス回路16の出力波形には、toで示す期間に
おいてノイズN、が残留している。この残留ノイズN1
は、第1O図におけるバイパスフィルタ25の出力波形
をリミッタ26でレベル制限することにより発生ずる。
The aforementioned emphasis circuit 7 and de-emphasis circuit 1
6, as is clear from FIG. 11, the noise N remains in the output waveform of the de-emphasis circuit 16 during the period indicated by to. This residual noise N1
is generated by limiting the level of the output waveform of the bypass filter 25 in FIG. 1O using the limiter 26.

即ら、バイパスフィルタ25の出力波形がリミンタレベ
ルでカットされて加算器24に加えられるため、このカ
ットされたし。jjJ1間の部分に負帰還がかがらず、
従って、TCt信号の上記部分のノイズN。
That is, since the output waveform of the bypass filter 25 is cut at the liminter level and added to the adder 24, this cut is not performed. Negative feedback is not applied to the part between jj and J1.
Therefore, the noise N in said part of the TCt signal.

が引き算されずに残留することになる。will remain without being subtracted.

この残留ノイズN、が信号Cに生じた場合は、この信号
Cが時間1袖伸長回路18で4伯に伸長される際に、ノ
イズN1 も同時に伸長されて4t。
If this residual noise N, occurs in the signal C, when this signal C is extended to 4 times by the time 1 extension circuit 18, the noise N1 is also extended at the same time to 4t.

の長さに拡大されるため、このノイズN1が画面に現わ
れることになる。信号Cは信号Yに比べて伸長率が大き
く、また飽和度も大きいので、画面の内容によっては特
に目立つことがある。例えば同じ明るさで色相の異る部
分が連続する場合等に目立つこ七があり、また同じ画面
が連続する場合は、垂直な帯状ノイズが現われることが
ある。
This noise N1 appears on the screen because it is expanded to the length of . Since the signal C has a higher expansion rate and a higher degree of saturation than the signal Y, it may be particularly noticeable depending on the content of the screen. For example, when there are consecutive parts of the same brightness but different hues, there may be noticeable noise, and when the same screen is consecutive, vertical band noise may appear.

C問題点を解決するための手段〕 本発明においては、信号Cと信号Yとに対して夫々異る
エンファシス量を有するエンファシス回路を設けている
Means for Solving Problem C] In the present invention, emphasis circuits having different emphasis amounts for the signal C and the signal Y are provided.

〔作 用〕[For production]

圧縮比の大きい側の信号、例えば信号Cのエンファシス
回路の時定数を小さくしたり及び/又はリミッタレベル
を高くすること等によって、エンファシス量を信号Yに
対するよりも小さくして、上記ノイズN1の残留する期
間t。を短くすることができる。
By reducing the time constant of the emphasis circuit for the signal with a higher compression ratio, for example, the signal C, and/or increasing the limiter level, the amount of emphasis is made smaller than that for the signal Y, and the residual noise N1 is reduced. period t. can be shortened.

〔実施例〕〔Example〕

第1図は本発明の第1の実施例を示すもので、エンファ
シス回路7を改良したものである。
FIG. 1 shows a first embodiment of the present invention, in which the emphasis circuit 7 is improved.

本実施例においては、C信号のノンリニアエンファシス
回路7NCとY信号のノンリニアエンファシス回路7 
MYとを設けると共に、これらのノンリニアエンファシ
ス回路7Nい7 Hfの出力をスイッチ30により夫々
所定期間に取り出して、共通のリニアエンファシス回路
7Lに供給するようにしている。またノンリニアエンフ
ァシス回路7NCのエンファシス量はノンリニアエンフ
ァシス回路7NYのエンファシス量より小さく選ばれて
いる。
In this embodiment, a non-linear emphasis circuit 7NC for a C signal and a non-linear emphasis circuit 7 for a Y signal are used.
In addition, the outputs of these nonlinear emphasis circuits 7N, 7Hf are taken out at predetermined intervals by switches 30 and supplied to a common linear emphasis circuit 7L. Further, the amount of emphasis of the non-linear emphasis circuit 7NC is selected to be smaller than the amount of emphasis of the non-linear emphasis circuit 7NY.

このためにノンリニアエンファシス回路7 NCのリミ
ッタレベル(第9図のリミッタ22のリミッタレベル)
が高く選ばれると共に、バイパスフィルタ(第10図の
バイパスフィルタ21)の時定数が小さく選ばれている
For this purpose, the limiter level of the nonlinear emphasis circuit 7 NC (limiter level of limiter 22 in FIG. 9)
is selected to be high, and the time constant of the bypass filter (bypass filter 21 in FIG. 10) is selected to be small.

また記録回路のエンファシス特性に応じて、再生回路に
おいてもデエンファシス特性を定めている。即ち、第2
図に示すように、再生TCT信号を共通のリニアエンフ
ァシス回路16Lに供給し、その出力をスイッチ31を
切換えることにより、信号Cに対するノンリニアデエン
ファシス回路16NCと、信号Yに対するノンリニアデ
エンファシス回路16syとに夫々供給するように成さ
れている。
Furthermore, de-emphasis characteristics are determined for the reproduction circuit in accordance with the emphasis characteristics of the recording circuit. That is, the second
As shown in the figure, by supplying the reproduced TCT signal to a common linear emphasis circuit 16L and switching the switch 31, the output is sent to a non-linear de-emphasis circuit 16NC for signal C and a non-linear de-emphasis circuit 16sy for signal Y. It is designed to supply each.

上記の構成によれば、第3図に示すように矩形波のTC
r信号の信号Cが入力された場合は、ノンリニアエンフ
ァシス回路7 NCのバイパスフィルタ(第9図のバイ
パスフィルタ21)から得られる微分波形は第11図の
場合より小さくなり、且つリミッタレベルも富いので、
このノンリニアエンファシス回路7NCの出力波形(第
9図の加算器23の出力波形)は図示のようになる。こ
の出力波形が第2図のデエンファシス回lPt16に加
えられることにより、ノンリニアデエンファシス回路1
G、、、:のバイパスフィルタ(第10図のバイパスフ
ィルタ25)の出力波形は、第3図のようにその微分波
形が小さくなり、これをリミッタでカットした部分(t
oの期間)は第11図の10期間より狭くなる。従って
、このデエンファシス回路16Neの出力波形における
t0期間も充分に短くなり、後段の時間軸変調回路18
において例えば4倍に伸長されても、画面では目立たな
くなる。
According to the above configuration, as shown in FIG.
When the signal C of the r signal is input, the differential waveform obtained from the nonlinear emphasis circuit 7 NC bypass filter (bypass filter 21 in FIG. 9) is smaller than that in FIG. 11, and the limiter level is also higher. So,
The output waveform of the nonlinear emphasis circuit 7NC (the output waveform of the adder 23 in FIG. 9) is as shown in the figure. By applying this output waveform to the de-emphasis circuit lPt16 in FIG.
The output waveform of the bypass filter (bypass filter 25 in Fig. 10) of G, , , : has a small differential waveform as shown in Fig. 3, and the part cut by the limiter (t
o period) is narrower than the 10 periods in FIG. Therefore, the t0 period in the output waveform of the de-emphasis circuit 16Ne also becomes sufficiently short, and the time axis modulation circuit 18 in the subsequent stage
Even if the image is expanded by a factor of 4, for example, it will not be noticeable on the screen.

第4図は第2の実施例を示すもので、第1図と対応する
部分には同一符号を付しである。
FIG. 4 shows a second embodiment, and parts corresponding to those in FIG. 1 are given the same reference numerals.

本実施例においては、エンファシス回路7に、信号Cと
信号Yとに対して夫々エンファシス特性の異るリニアエ
ンファシス回路741.7LYを設けている。尚、再生
回路側においても、このエンファシス回路7と対応する
特性を有するデエンファシス回路16が構成されること
は勿論である。
In this embodiment, the emphasis circuit 7 is provided with a linear emphasis circuit 741.7LY having different emphasis characteristics for the signal C and the signal Y, respectively. It goes without saying that the reproduction circuit side also includes a de-emphasis circuit 16 having characteristics corresponding to the emphasis circuit 7.

第5図は上記第4図のエンファシス回路7の具体的な回
路構成の実施例を示す。
FIG. 5 shows an example of a specific circuit configuration of the emphasis circuit 7 shown in FIG. 4 above.

この回路はリニアエンファシス回路7Lい7 LYとノ
ンリニアエンファシス回路7 NC1?NYとにより主
として構成されている。リニアエンファシス回路71C
% 7 LYはオペアンプ、CRの時定数回路等により
図示のように構成されて、TCI信号が入力されるよう
に成されている。ノンリニアエンファシス回路7Nい1
svば、オペアンプ、CRの時定数回路等により構成さ
れるバイパスフィルタ21と、トランジスタ囲路゛午で
(14成されるリミッタ22と、オペアンプ等で構成さ
れる加算器23とにより構成されている。
This circuit consists of linear emphasis circuit 7L7LY and non-linear emphasis circuit 7NC1? It is mainly composed of New York and New York. Linear emphasis circuit 71C
% 7 LY is configured as shown in the figure by an operational amplifier, a CR time constant circuit, etc., and is configured to receive a TCI signal. Nonlinear emphasis circuit 7N1
The bypass filter 21 consists of an operational amplifier, a CR time constant circuit, etc., a limiter 22 consisting of a transistor circuit (14), and an adder 23 consisting of an operational amplifier, etc. .

上記リニアエンファシスJ)’、1 +2871. C
27,イ、バイパスフィルタ21及びリミッタ22には
、スイッチ32.33.34が設けられ、このスイッチ
32.33.34は、制御ゴI(3号Scにより、第6
図Bの信号C,Yの期間に応じて接点c、yを切換えら
れるように成されている。尚、スイッチ34は信号Yの
期間にONとなるように成されている。
Linear emphasis J)', 1 +2871. C
27, A. The bypass filter 21 and the limiter 22 are provided with switches 32, 33, and 34, and the switches 32, 33, and 34 are connected to the control go
The contacts c and y can be switched according to the periods of the signals C and Y in FIG. Note that the switch 34 is configured to be ON during the period of the signal Y.

前述したように、時間軸圧縮された信号C,Yは再生回
路において、夫々4倍、4/3倍に拡大され、このため
にC信号におけるノイズN、が目立つことになる。本実
施例においては、信号C1Yの前述したノイズ残留時間
t。を略等しくして、ノイズを目立たなくするようにし
ている。このために信号Cの期間においてはスイッチ3
3を切換えてバイパスフィルタ21の時定数を小さくす
ると共に、スイッチ34をOFFにして、リミッタ22
のリミッタレベルを大きくするようにしている。
As described above, the time-axis compressed signals C and Y are expanded by 4 times and 4/3 times, respectively, in the reproduction circuit, and therefore the noise N in the C signal becomes noticeable. In this embodiment, the above-mentioned noise residual time t of the signal C1Y. are made approximately equal to make the noise less noticeable. For this reason, during the period of signal C, switch 3
3 to reduce the time constant of the bypass filter 21, and also turn off the switch 34 to reduce the time constant of the bypass filter 21.
I am trying to increase the limiter level.

バイパスフィルタ21において、スイッチ33が接点C
側に閉して信号Cが加えられているときの時定数τ6は
、 R,l+5cffR。
In the bypass filter 21, the switch 33 is connected to the contact point C.
The time constant τ6 when the side is closed and signal C is applied is R,l+5cffR.

となる。またスイッチ33が接点Y側に閉じて信号Yが
加えられているときの時定数τ、は、R71+ S C
4R7 となる。そして本実施例においては、ci R。
becomes. Furthermore, the time constant τ when the switch 33 is closed to the contact Y side and the signal Y is applied is R71+SC
It becomes 4R7. And in this example, ciR.

くC4R7、即ちτ。くτ7となるように各定数を選定
している。
C4R7, i.e. τ. Each constant is selected so that τ7.

またバイパスフィルタ21の出力でのゲインは、して、
信号Cに対する次段のリミッタ22の入力レベルを下げ
ることにより、等価的にリミッタレベルを大きくするよ
うにしている。この場合、微小信号に対してはゲインが
変化するので、スイッチ34により電流源I、をON、
OFFさせて、信号Cと信号Yとでゲインを合わせるよ
うにして、る。
Also, the gain at the output of the bypass filter 21 is
By lowering the input level of the next-stage limiter 22 for signal C, the limiter level is equivalently increased. In this case, since the gain changes for a small signal, the switch 34 turns on the current source I,
Turn it off and match the gains of signal C and signal Y.

上述のようにノンリニアエンファシス回路7 NC17
,4Yにおいて、信号Cのノイズ残留時間t0を改善す
るために、時定数とリミッタレベルとを切換えるように
したのに対応して、リニアエンファシス回路7Lい7L
’/においては、信号Cのエンファシス量を信号Yに比
べて小さくして、ターンオーバ周波数を下げる必要があ
る。何故ならば、大振中でのエンファシス量が増大した
からであり、また再生時に信号Cは信号Yに比べて3倍
に時間軸伸長するため、低域のノイズが目立ち易くなる
からである。
As mentioned above, nonlinear emphasis circuit 7 NC17
, 4Y, in order to improve the noise residual time t0 of signal C, the time constant and limiter level are switched.
'/, it is necessary to lower the turnover frequency by making the emphasis amount of signal C smaller than that of signal Y. This is because the amount of emphasis increases during large swings, and because the time axis of signal C is expanded three times as much as signal Y during reproduction, low-frequency noise becomes more noticeable.

このために本実施例においては、スイッチ32を切換え
ることにより、次のようにしてターンオーバ周波数を変
えるようにしている。
For this reason, in this embodiment, the turnover frequency is changed in the following manner by switching the switch 32.

信号Cに対するエンファシス’Imc及びターンオーバ
周波数f。Cは、 2π C+R+ 信号Yに対するエンファシスfi1my及びターンオー
バ周波数[。7は、 C2R。
Emphasis 'Imc and turnover frequency f for signal C. C is 2π C+R+ Emphasis fi1my and turnover frequency [. 7 is C2R.

従って、C1R1>C2R2及びR++Rz/Rz <
 R3+ R4/ Raに選定することによって、fO
c< f。Vとすることができる。
Therefore, C1R1>C2R2 and R++Rz/Rz<
By selecting R3+R4/Ra, fO
c<f. It can be set to V.

尚、再生回路に公知のノイズキャンセラ回路が設けられ
ている場合は、再生回路側のみに信号Y、Cに対して異
なる特性を有するノイズキャンセラ回路を2個設けるこ
とで、残留ノイズN1のringは軽減される。しかし
ながら記録回路のエンファシス回路に対して本発明のよ
うに構成すれば、ノイズ、歪率等を含めた波形再現性に
ついて総体的に画質の向上に寄与することができる。
If the reproduction circuit is equipped with a known noise canceller circuit, the ring of residual noise N1 can be reduced by providing two noise canceller circuits with different characteristics for the signals Y and C only on the reproduction circuit side. Ru. However, if the emphasis circuit of the recording circuit is constructed as in the present invention, it can contribute to overall improvement in image quality in terms of waveform reproducibility including noise, distortion, etc.

〔発明の効果〕〔Effect of the invention〕

T CI 信号の処理に際して、特に色信号に生じる残
留ノイズに基く画面のノイズを軽減し且つ波形再現性に
優れた信号処理を行うことができる。
When processing the T CI signal, it is possible to perform signal processing that reduces screen noise based on residual noise that occurs particularly in color signals and has excellent waveform reproducibility.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の第1の実施例を示すブロック図、第2
図は第1図に対応するデエンファシス回路の実施例を示
すブロック図、第3図は第1図及び第2図のエンファシ
ス及びデエンファシスを説明するだめの波形図、第4図
は本発明の第2の実施例を示すブロック図、第5図は第
4図の具体的な回路構成の実施例を示す回路図、第6図
はTC■信号を説明するための波形図、第7図は本発明
を適用し得るVTRの記録回路のブロック図、第8図は
上記VTRの再生回路のブロック図、第9図はエンファ
シス回路の実施例を示すブロック図、第1O図はデエン
ファシス回路の実施例を示すブロック図、第11図は従
来のエンファシス及びデエンファシスを説明するための
波形図である。 なお図面に用いた符号において、 3 、4−−−−−−−−−−−−・−・・一時間軸圧
縮回路7 N C+ 78 ’l””−’−’−−−−
ノンリニアエンファシス回路7LC17Lv−・−−−
−−−−一−リニアエンファシス回路である。
FIG. 1 is a block diagram showing a first embodiment of the present invention;
The figure is a block diagram showing an embodiment of the de-emphasis circuit corresponding to Fig. 1, Fig. 3 is a waveform diagram for explaining the emphasis and de-emphasis of Figs. A block diagram showing the second embodiment, FIG. 5 is a circuit diagram showing an example of the specific circuit configuration of FIG. 4, FIG. 6 is a waveform diagram for explaining the TC■ signal, and FIG. A block diagram of a recording circuit of a VTR to which the present invention can be applied, FIG. 8 is a block diagram of a reproducing circuit of the VTR, FIG. 9 is a block diagram showing an embodiment of an emphasis circuit, and FIG. 1O is an implementation of a de-emphasis circuit. FIG. 11, a block diagram showing an example, is a waveform diagram for explaining conventional emphasis and de-emphasis. In addition, in the symbols used in the drawings, 3, 4-------------... 1 time axis compression circuit 7 N C+ 78 'l''''-'-'---
Non-linear emphasis circuit 7LC17Lv-----
---It is a one-linear emphasis circuit.

Claims (1)

【特許請求の範囲】 夫々所定の圧縮比で時間軸圧縮された輝度信号と色信号
とが入力される映像信号処理装置において、 上記時間軸圧縮された輝度信号が供給される第1の高域
強調回路、 上記時間軸圧縮された色信号が供給され、上記第1の高
域強調回路の補正量とは異る補正量を有する第2の高域
強調回路、 を設けたことを特徴とする映像信号処理装置。
[Scope of Claims] A video signal processing device to which a luminance signal and a chrominance signal, each of which has been time-axis compressed at a predetermined compression ratio, is input, a first high-frequency band to which the time-axis compressed luminance signal is supplied. An emphasis circuit, a second high-frequency emphasis circuit to which the time-axis compressed color signal is supplied and which has a correction amount different from the correction amount of the first high-frequency emphasis circuit. Video signal processing device.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01264398A (en) * 1988-04-15 1989-10-20 Hitachi Ltd Magnetic recording/reproducing device
JPH0296494A (en) * 1988-10-03 1990-04-09 Hitachi Ltd Picture signal processing circuit
JPH05115077A (en) * 1991-10-23 1993-05-07 Matsushita Electric Ind Co Ltd Video signal processing unit
EP0604154A2 (en) * 1992-12-24 1994-06-29 Victor Company Of Japan, Ltd. Video signal emphasis and deemphasis method and apparatus

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59149484A (en) * 1983-02-16 1984-08-27 Hitachi Ltd Magnetic recording and reproducing device
JPS60117984A (en) * 1983-11-30 1985-06-25 Sony Corp Emphasis circuit of color television signal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59149484A (en) * 1983-02-16 1984-08-27 Hitachi Ltd Magnetic recording and reproducing device
JPS60117984A (en) * 1983-11-30 1985-06-25 Sony Corp Emphasis circuit of color television signal

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01264398A (en) * 1988-04-15 1989-10-20 Hitachi Ltd Magnetic recording/reproducing device
JPH0296494A (en) * 1988-10-03 1990-04-09 Hitachi Ltd Picture signal processing circuit
JPH05115077A (en) * 1991-10-23 1993-05-07 Matsushita Electric Ind Co Ltd Video signal processing unit
EP0604154A2 (en) * 1992-12-24 1994-06-29 Victor Company Of Japan, Ltd. Video signal emphasis and deemphasis method and apparatus
EP0604154A3 (en) * 1992-12-24 1994-11-30 Victor Company Of Japan Video signal emphasis and deemphasis method and apparatus.
US5771333A (en) * 1992-12-24 1998-06-23 Victor Company Of Japan Video signal emphasis and deemphasis method and apparatus

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