JPS62113246A - Operation monitoring device for signal processor - Google Patents
Operation monitoring device for signal processorInfo
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- JPS62113246A JPS62113246A JP60253425A JP25342585A JPS62113246A JP S62113246 A JPS62113246 A JP S62113246A JP 60253425 A JP60253425 A JP 60253425A JP 25342585 A JP25342585 A JP 25342585A JP S62113246 A JPS62113246 A JP S62113246A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/3003—Monitoring arrangements specially adapted to the computing system or computing system component being monitored
- G06F11/3024—Monitoring arrangements specially adapted to the computing system or computing system component being monitored where the computing system component is a central processing unit [CPU]
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Abstract
Description
【発明の詳細な説明】 (産業上の利用分1?) 本発明は、シグナルプロセサの動作監視装置に関する。[Detailed description of the invention] (Industrial use 1?) The present invention relates to a signal processor operation monitoring device.
(従来の技術)
従来、この種のシグナルプロセサの動作監視装置では、
動作中のシグナルプロセサにおいて本来の信号処理とは
別の複数のインストラクションにより出力される出力信
号パターンと、正常動作時に予想される出力信号パター
ンとを外部回路で比較することにより実施していた。こ
のため、外部回路での負荷が大きくなり、やっかいなも
のとなっていた。(Prior art) Conventionally, in this type of signal processor operation monitoring device,
This is accomplished by comparing the output signal pattern output by a plurality of instructions other than the original signal processing in the operating signal processor with the output signal pattern expected during normal operation using an external circuit. For this reason, the load on the external circuit becomes large, making it troublesome.
(発明が解決しようとする問題点)
上述した従来のシグナルプロセサの動作監視装置では、
本来とは別の出力信号パターンと正常な出力信号パター
ンとを外部回路で比較しているため、外部回路での負荷
が大きいという欠点がある。(Problems to be Solved by the Invention) In the conventional signal processor operation monitoring device described above,
Since an output signal pattern different from the original one and a normal output signal pattern are compared in an external circuit, there is a drawback that the load on the external circuit is large.
本発明の目的は、監視用スタートインストラクションと
ストップインストラクションとを任意に設定し、離れた
2つのインストラクション間に実行されるべきインスト
ラクションの実行時間で発生するシステムクロックを計
数してシグナルプロセサの動作を1定することにより上
記欠点を除去し、シグナルプロセサの真の動作監視を簡
単に行うことかでさるように構成したシグナルプロセサ
の動作監視装置n提供することにある。An object of the present invention is to arbitrarily set a monitoring start instruction and a stop instruction, and to count system clocks generated during the execution time of an instruction to be executed between two distant instructions, thereby controlling the operation of a signal processor. It is an object of the present invention to provide a signal processor operation monitoring device configured to eliminate the above-mentioned drawbacks and to easily monitor the true operation of a signal processor.
(問題点を解決するための手段)
本発明によるシグナルプロセサの動作監視装置は、プロ
グラムカウンタと、第1の比較回路と、制御回路と、計
数回路と、第2の比較回路と、監視信号発生回路とを具
備し、スタートインストラクションの実行からストップ
インストラクションの実行までの間に発生するシステム
クロックの数を計数して出力することができるように構
成したものである。(Means for Solving the Problems) A signal processor operation monitoring device according to the present invention includes a program counter, a first comparison circuit, a control circuit, a counting circuit, a second comparison circuit, and a monitoring signal generator. This circuit is configured to be able to count and output the number of system clocks generated between execution of a start instruction and execution of a stop instruction.
プログラムカウンタは、インストラクション群によりシ
グナルプロセサが動作しているときに、次に実行すべき
インストラクションが格納されているメモリアドレスを
示すためのものである。The program counter is used to indicate the memory address where the next instruction to be executed is stored when the signal processor is operating according to a group of instructions.
第1の比較回路は、インストラクション群に含まれてい
るスタートインストラクションおよびストップインスト
ラクションによって定義された第1の範囲とプログラム
カウンタの出力とを比較して、プログラムカウンタの出
力が上記第1の範囲に含まれるときに一致信号を出力す
るためのものである。The first comparison circuit compares the output of the program counter with a first range defined by a start instruction and a stop instruction included in the instruction group, and determines whether the output of the program counter is included in the first range. This is to output a match signal when a match occurs.
制御回路は、第1の比較回路の出力を入力して制御信号
を発生するためのものである。The control circuit receives the output of the first comparison circuit and generates a control signal.
計数回路は、制御回路から出力される制御信号に応じて
システムクロックを計数するためのものである。The counting circuit is for counting system clocks according to a control signal output from the control circuit.
第2の比較回路は、計数回路の出力と、インストラクシ
ョン群の最大実行時間および最小実行時間によって定義
された第2の範囲とを比較して、計数回路の出力が上記
第2の範囲に含まれているときに一致信号を出力するた
めのものである。The second comparison circuit compares the output of the counting circuit with a second range defined by the maximum execution time and minimum execution time of the instruction group, and determines whether the output of the counting circuit is included in the second range. This is to output a match signal when the
監視信号発生回路は、第2の比較回路からの一致信号の
出力により、シグナルプロセサの動作を監視するための
ものである。The monitoring signal generation circuit is for monitoring the operation of the signal processor by outputting a coincidence signal from the second comparison circuit.
(実施例) 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.
第1図は、本発明によるシグナルプロセサの動作監視装
置の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a signal processor operation monitoring device according to the present invention.
本発明の一実施例を示す第1図において、シグナルプロ
セサの動作監視装置はプログラムカウンタlと、第1の
比較回路2と、制御回路5と、計数回路6と、第2の比
較回路8と、監視信号発生回路11とを具備して構成し
たものである。In FIG. 1 showing an embodiment of the present invention, the signal processor operation monitoring device includes a program counter l, a first comparison circuit 2, a control circuit 5, a counting circuit 6, and a second comparison circuit 8. , and a supervisory signal generation circuit 11.
プログラムカウンタlは、次に実行されるインストラク
ションが格納されているアドレスを示している。The program counter l indicates the address where the next instruction to be executed is stored.
第1の比較回路2では、第1にプログラムカウンタlの
出力と、第1の入力端子3よシ入力される予じめ選出嘔
れた一対の監視用インストラクションのうちの小さい方
のアドレスとを比較する。The first comparison circuit 2 first compares the output of the program counter 1 with the smaller address of a pair of pre-selected monitoring instructions inputted through the first input terminal 3. compare.
さらに、第1の比較回路2では第2の入力端子4より入
力される予じめ選択された一対の監視用インストラクシ
ョンのうちの大きい方のアドレスとを比較する。上記一
対の比較結果は、制御回路6に出力される。Further, the first comparison circuit 2 compares the address with the larger address of a pair of preselected monitoring instructions inputted from the second input terminal 4. The pair of comparison results are output to the control circuit 6.
第1の比較回路2の出力が第1の入力端子3よシ入力さ
れる小さい方のアドレスよりも大きく、第2の入力端子
4より入力される大きい方のアドレスよりも小さいとき
に、制御回路5から出力される制御信号は%11になり
、その他のときに一〇lとなる。制御回路5の出力は計
数回路6に出力され、計数回路6は制御回路5から出力
される制御信号を入力し、制御信号が%11のときには
第8の入力端子7より入力されるシステムクロックを計
数し、%ONのときにはその内容を保持している。When the output of the first comparison circuit 2 is larger than the smaller address inputted from the first input terminal 3 and smaller than the larger address inputted from the second input terminal 4, the control circuit The control signal output from 5 becomes %11, and becomes 10l at other times. The output of the control circuit 5 is output to the counting circuit 6, which inputs the control signal output from the control circuit 5, and when the control signal is %11, inputs the system clock input from the eighth input terminal 7. It counts and holds its contents when it is %ON.
第2の比較回路8は、第1に計数回路6の出力と、第4
の入力端子9より入力される上記子じめ設定された一対
の監視用インストラクションの中間に挿入されるインス
トラクションを実行するのに要する最大時間で発生する
と予想される最大値時間とを比較する。さらに、第2の
比較回路8は計数回路6の出力と、第5の入力端子10
より入力される上記子じめ設定された一対の監視用イン
ストラクションの中間に挿入されるインストラククヨ/
を実行するのに要する最小時間で発生すると予想される
最小値時間とを比較する。上記一対の比較結果は、監視
信号発生回路11に出力される。The second comparison circuit 8 firstly receives the output of the counting circuit 6 and the fourth
is compared with the maximum time expected to occur in the maximum time required to execute the instruction inserted between the pair of monitoring instructions input from the input terminal 9 of the above-mentioned set. Furthermore, the second comparison circuit 8 receives the output of the counting circuit 6 and the fifth input terminal 10.
The instruction inserted between the pair of monitoring instructions inputted by
Compare the minimum amount of time expected to occur with the minimum amount of time it takes to execute. The pair of comparison results are output to the supervisory signal generation circuit 11.
監視信号発生回路11id第2の比較回路8の出力金入
力し、計数回路6の計数値が上記最大値と上記最小値と
の間に入っているときに監視信号発生回路11から出力
される監視信号が11Iになシ、上記計数値が上記最大
値と上記最小値との間に入っていないときに監視信号が
%QJになる。Supervisory signal generation circuit 11id A monitor output from the supervisory signal generation circuit 11 when the output of the second comparison circuit 8 is input and the count value of the counting circuit 6 is between the maximum value and the minimum value. When the signal is not 11I and the count value is not between the maximum value and the minimum value, the monitoring signal becomes %QJ.
上記により、シグナルプロセサが正常に動作していれば
監視信号が111になシ、正常に動作していないならば
監視信号力βOlになる。According to the above, if the signal processor is operating normally, the supervisory signal is not 111, and if it is not operating normally, the supervisory signal power is βOl.
なお、計数回路6の計数値は、1回の計数が終って次の
計数が始まる前、例えば、最初のインストラクションの
実行とともにリセットされるものとする。It is assumed that the count value of the counting circuit 6 is reset after one count ends and before the next count begins, for example, upon execution of the first instruction.
(発明の効果)
以上説明したように本発明は、監視用スメートインスト
ラクションとストップインストラクションとを任意に設
定し、相離れた上記一対のインストラクション間に実行
されるべきインストラクションの実行時間に発生するシ
ステムクロックを計数してシグナルプロセサの動作を判
定することにより、シグナルプロセサの真の動作を簡単
に監視できるという効果がある。(Effects of the Invention) As described above, the present invention provides a system in which a monitoring smate instruction and a stop instruction are arbitrarily set, and the monitoring smate instruction and the stop instruction are set arbitrarily, and the monitoring instruction is generated during the execution time of an instruction to be executed between a pair of instructions that are separated from each other. By counting the clocks and determining the operation of the signal processor, there is an effect that the true operation of the signal processor can be easily monitored.
第1図は、本発明によるシグナルプロセサの動作監視装
置の一実施例を示すフロック図である。
l・・・プログラムカクンタ
2.8・−6比較回路
5・・・制御回路
6・・・計数回路
11・・・監視信号発生回路FIG. 1 is a block diagram showing an embodiment of a signal processor operation monitoring device according to the present invention. l...Program kakunta 2.8/-6 comparison circuit 5...control circuit 6...counting circuit 11...monitoring signal generation circuit
Claims (1)
ているときに次に実行すべきインストラクションが格納
されているメモリアドレスを示すためのプログラムカウ
ンタと、前記インストラクション群に含まれているスタ
ートインストラクションおよびストップインストラクシ
ョンによって定義された第1の範囲と前記プログラムカ
ウンタの出力とを比較して前記プログラムカウンタの出
力が前記第1の範囲に含まれるときに一致信号を出力す
るための第1の比較回路と、前記第1の比較回路の出力
を入力して制御信号を発生するための制御回路と、前記
制御回路から出力される前記制御信号に応じてシステム
クロックを計数するための計数回路と、前記計数回路の
出力と前記インストラクション群の最大実行時間および
最小実行時間によって定義された第2の範囲とを比較し
て前記計数回路の出力が前記第2の範囲に含まれている
ときに一致信号を出力するための第2の比較回路と、前
記第2の比較回路からの一致信号の出力により前記シグ
ナルプロセサの動作を監視するための監視信号発生回路
とを具備して構成したことを特徴とするシグナルプロセ
サの動作監視装置。A program counter that indicates the memory address where the next instruction to be executed is stored when the signal processor is operating according to the instruction group, and a start instruction and a stop instruction included in the instruction group. a first comparison circuit for comparing a first range and an output of the program counter and outputting a match signal when the output of the program counter is included in the first range; a control circuit for inputting an output of a circuit to generate a control signal; a counting circuit for counting a system clock according to the control signal output from the control circuit; an output of the counting circuit and the instruction; a second range for comparing a second range defined by a maximum execution time and a minimum execution time of the group and outputting a coincidence signal when the output of the counting circuit is included in the second range; A signal processor operation monitoring device comprising: a comparison circuit; and a monitoring signal generation circuit for monitoring the operation of the signal processor by outputting a coincidence signal from the second comparison circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60253425A JPS62113246A (en) | 1985-11-12 | 1985-11-12 | Operation monitoring device for signal processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60253425A JPS62113246A (en) | 1985-11-12 | 1985-11-12 | Operation monitoring device for signal processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62113246A true JPS62113246A (en) | 1987-05-25 |
Family
ID=17251213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60253425A Pending JPS62113246A (en) | 1985-11-12 | 1985-11-12 | Operation monitoring device for signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62113246A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02302833A (en) * | 1989-05-02 | 1990-12-14 | Motorola Inc | Apparatus and method for checking operation function for microprocessor |
-
1985
- 1985-11-12 JP JP60253425A patent/JPS62113246A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02302833A (en) * | 1989-05-02 | 1990-12-14 | Motorola Inc | Apparatus and method for checking operation function for microprocessor |
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