JPS6194947U - - Google Patents
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- Publication number
- JPS6194947U JPS6194947U JP18246384U JP18246384U JPS6194947U JP S6194947 U JPS6194947 U JP S6194947U JP 18246384 U JP18246384 U JP 18246384U JP 18246384 U JP18246384 U JP 18246384U JP S6194947 U JPS6194947 U JP S6194947U
- Authority
- JP
- Japan
- Prior art keywords
- program
- cpu
- storage circuit
- storage elements
- utility
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
第１図は、本考案のプログラム記憶回路の実施
例を示すブロツク図、第２図はタイムチヤートで
ある。 １…ＣＰＵ、２ａ，２ｂ…記憶素子、１２ａ，
１２ｂ…表示手段。
例を示すブロツク図、第２図はタイムチヤートで
ある。 １…ＣＰＵ、２ａ，２ｂ…記憶素子、１２ａ，
１２ｂ…表示手段。
Claims (1)
- 【実用新案登録請求の範囲】 (1) ＣＰＵに接続して設定動作を行なわせるた
めのプログラムを格納したプログラム記憶回路で
あつて、互いに同一内容のプログラムを格納した
記憶素子を複数個備え、前記記憶素子夫々を前記
ＣＰＵに択一的に切り換え接続可能に接続してあ
ることを特徴とするプログラム記憶回路。 (2) 前記実用新案登録請求の範囲第１項に記載
のプログラム記憶回路において、前記記憶素子の
うちいずれの記憶素子が前記ＣＰＵに接続されて
いるかを表示する手段を備えてあるプログラム記
憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18246384U JPS6194947U (ja) | 1984-11-28 | 1984-11-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18246384U JPS6194947U (ja) | 1984-11-28 | 1984-11-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194947U true JPS6194947U (ja) | 1986-06-19 |
Family
ID=30739997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18246384U Pending JPS6194947U (ja) | 1984-11-28 | 1984-11-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194947U (ja) |
-
1984
- 1984-11-28 JP JP18246384U patent/JPS6194947U/ja active Pending
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