JPS6174405A - Current mirror circuit - Google Patents
Current mirror circuitInfo
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- JPS6174405A JPS6174405A JP59195788A JP19578884A JPS6174405A JP S6174405 A JPS6174405 A JP S6174405A JP 59195788 A JP59195788 A JP 59195788A JP 19578884 A JP19578884 A JP 19578884A JP S6174405 A JPS6174405 A JP S6174405A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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Abstract
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はカレントミラー回路に関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to a current mirror circuit.
第４図は従来の最も基本的なカレ・ントミラー回路穀の
一実施例を示している。極性ならびに特性の等しいトラ
ンジスタＱｌ、Ｑ２のエミッタは共Ｋ１１Ｅ圧源ｖｌに
接続される。トランジスタＱ１のコレクタ、ベースは、
トランジスタＱ２のベースと共に電流源Ｉｆに接続され
る。トラン、ジスタＱ２のコレクタは出力端子０１に接
続される。出力電流ｉ。■は出力端子０１よシ得られる
。FIG. 4 shows an embodiment of the most basic conventional current mirror circuit. The emitters of transistors Ql and Q2, which have the same polarity and characteristics, are both connected to the K11E pressure source vl. The collector and base of transistor Q1 are
It is connected to the current source If together with the base of the transistor Q2. The collector of the transistor Q2 is connected to the output terminal 01. Output current i. (2) can be obtained from the output terminal 01.
ここで出力電流’ｏｕ ｔとトランジスタＱ１のコレク
タ’［流ｉ。１、ベース電流’ｂｔ ＋ エミッタ電流
’ｅｌ、トランジスタＱ２のコレクタ電流ｉ。２、°ベ
ース電流’ｂｚ 、エミッタ電流輸２および電流源電流
鳳、の間には以下の（１）〜（２）式が成立する。Here, the output current 'out' and the collector '[current i] of the transistor Q1. 1. Base current 'bt + emitter current 'el, collector current i of transistor Q2. 2. The following equations (1) and (2) hold between the base current 'bz, the emitter current 2, and the current source current 0.
’１”ｉＣ１＋ムｂｌ” ’ｂ２ ＝ （’ｅｌ −’
ｂｔ ）＋、 ｂｔ＋ １ｂ２ ＝ １６１．＋ ’ｂ
２−ｉ １）ｆｏｕｔ ＝ ’Ｃ２＝ ’ｅ２− ’ｂ
ｚ −（２）ここでトランジスタＱ
ｌ、Ｑ２のベース・エミッタ間電圧ＶＢＢが等しいので
。'1"iC1+mubl"'b2 = ('el -'
bt )+, bt+ 1b2 = 161. ＋ 'b
2-i 1) fout='C2='e2-'b
z − (2) where transistor Q
Since the base-emitter voltages VBB of l and Q2 are equal.
’ｅｌ＝ ”ｅｚ （３）ゆえ
に ’ｂｌ＝ ’ｂｚ ＝ムｂ −（４）
（１）〜（４）式より
’１− ’ｈ ＝ ’ｏｕｔ ” ’ｂ
（５）ここでトランジスタＱ１．Ｑｚは同一特性で
あるので、その電流増幅率β１．β２は等しく、
β１＝β２＝β −（６）（５）〜
（６）式より
ＩｏＵビ（１−，７）ｉｌ−（８１
ここで通常β）■と考えられるので
Ｏｕｔ １ −（９）よって１
１を一定に設定すればＩ。ｕｔは一定となり定電流源と
なった。'el='ez (3) Therefore, 'bl='bz =mu b - (4)
From equations (1) to (4), '1-'h = 'out''b
(5) Here, transistor Q1. Since Qz has the same characteristics, its current amplification factor β1. β2 is equal, β1=β2=β −(6)(5)~
From equation (6), it can be considered that IoU bi(1-,7)il-(81 where usually β)■, so Out 1 -(9) Therefore, 1
If 1 is set constant, it is I. ut became constant and became a constant current source.
しかし、例えばラテラルＰＮＰトランジスタを使用して
カレントミラーを構成する場合にはβが小さいので（９
）式は成立しない。例えばβ＝ｌＯとすると、
’Ｏｕｔ ” （１−１０＋２ ） ’１； ０．８３
１１となり約１７チの電流値のずれを生ずる。これはＩ
Ｃの回路設計における設計誤差や、このカレントミラー
回路を応用する能動負荷型差動増巾回路におけるオフセ
ット発生、とな、９ＩＣ作成における困難さの１つとな
っていた。However, for example, when configuring a current mirror using lateral PNP transistors, β is small (9
) formula does not hold. For example, if β=lO, 'Out'' (1-10+2) '1; 0.83
11, resulting in a current value deviation of about 17 inches. This is I
One of the difficulties in creating the 9IC was the design error in the circuit design of C and the occurrence of offset in the active load differential amplification circuit to which this current mirror circuit is applied.
この回路の欠点を軽減する回路としては従来。Conventional circuits that alleviate the drawbacks of this circuit.
第５図に示すカレントミラー回路部がある。極性の等し
いトランジスタＱｓ、Ｑｚのエミッタは共に電圧源Ｖｌ
に接続される。トランジスタＱｌ、Ｑ２のペースは共に
、トランジスタＱｌ、Ｑ２と、極性の等しいトランジス
タＱ３のエミッタに接続される。トランジスタＱ１のコ
レクタは、トランジスタＱ３のコレクタと共に電流源工
１に接続される。トランジスタＱ３のコレクタは接地さ
れる。トランジスタＱ２のコレクタは出力端子０１に接
続される。出力電流’ｏｕｔは出力端子０１よシ得られ
るっ
ここでトランジスタＱｌ 、Ｑ２ 、Ｑ３の各電流と電
流源電流ｉ１、出力電流１ｏｕｔの間には以下の０１〜
／：１３式が成立する。There is a current mirror circuit section shown in FIG. The emitters of the transistors Qs and Qz, which have the same polarity, are both connected to the voltage source Vl.
connected to. The paces of transistors Ql, Q2 are both connected to the emitter of transistor Q3, which has the same polarity as transistors Ql, Q2. The collector of transistor Q1 is connected to current source 1 along with the collector of transistor Q3. The collector of transistor Q3 is grounded. The collector of transistor Q2 is connected to output terminal 01. The output current 'out is obtained from the output terminal 01. Here, between the currents of the transistors Ql, Q2, and Q3, the current source current i1, and the output current 1out, there are the following
/: Equation 13 holds true.
五ｌ ＝ ’ｃ １ ＋ ’ｂ ３
−４３’ｃｓ ＝ ’ｅｔ −’ｂ
ｘ −ＣＬＩ）’ｅ３ ” ’ｂｌ ＋
’ｂ２ −αの’ｏｕｔ ” ’ｃ２ ＝
’ｅ２−１ｂｚ （１３トランジスタＱｌ、Ｑ
２．Ｑ３は同一のβをもつものでａ〔まだトランジスタ
Ｑｌ 、Ｑ２のベース、エミッタ間電圧は等しいので。5l = 'c 1 + 'b 3
-43'cs = 'et -'b
x -CLI)'e3'''bl+
'b2 - α'out''c2 =
'e2-1bz (13 transistors Ql, Q
2. Q3 has the same β, and a [because the voltages between the base and emitter of transistors Ql and Q2 are equal.
’ｅｌ ＝ ’ｅ２ ＝ ’ｅ ＃ よって’ｂ１
＝ ’ｂ２＝ ｉｂ Ｑ５１Ｌ−２・
よって ’ １ ” ’ ＣＩ ” １ ＋βＣ１ｒ［
酊’Ｃ２−（’ｅ’Ｏｕｔ″ｉｃ２”’ｅ ’ｂ＝’
ｃｌ −（ＬηａＱ、ση式より
との回路部の場合には例えばβ＝１０の場合にはとなシ
ミ流誤差は約２チとなシ、第４図に示した回路りに対し
ては改善されている。'el = 'e2 = 'e # Therefore, 'b1
= 'b2= ib Q51L-2・Therefore, ' 1 ''' CI '' 1 + βC1r[
Drunk 'C2-('e'Out″ic2”'e 'b='
In the case of the circuit section according to the formula cl - (LηaQ, ση, for example, when β = 10, the stain flow error is about 2 cm, which is an improvement for the circuit shown in Fig. 4. has been done.
以上において、第４図に示す最も基本的なカレントミラ
ー回路部では、βのバラツキによる電流誤差、特にβが
低い場合にはきわめて大きな誤差が発生する。また第５
図に示す改良されたカレントミラー回路部においては、
カレントミラー回路部分で最低２ＶＢＢ Ｃ； １．５
Ｖ ）の電位差を必要として。As described above, in the most basic current mirror circuit section shown in FIG. 4, a current error due to variation in β, particularly when β is low, causes an extremely large error. Also the fifth
In the improved current mirror circuit shown in the figure,
Minimum 2VBB C in current mirror circuit part; 1.5
V), requiring a potential difference of V).
低電圧回路への使用はきわめて困難であり、かつトラン
ジスタＱ１ペースＨＱ３エミッターＱａベース→Ｑ１コ
レクタ→Ｑｌベースとループを形成するので素子特性、
回路使用条件によっては発振する。It is extremely difficult to use in low voltage circuits, and since a loop is formed with transistor Q1, HQ3 emitter, Qa base → Q1 collector → Ql base, the device characteristics
Oscillation occurs depending on the circuit usage conditions.
従来のカレントミラー回路には上記した問題点があり、
誤差が小さく、回路使用範囲の広いカレントミラー回路
を提供することはきわめて困難であった。Conventional current mirror circuits have the problems mentioned above.
It has been extremely difficult to provide a current mirror circuit with small errors and a wide range of circuit usage.
本発明はカレントミラー回路において、誤差が小さく、
かつ低電圧でも動作可能で、発振可能性を排徐した回路
を提供することを目的とするものである。The present invention provides a current mirror circuit with small errors and
It is also an object of the present invention to provide a circuit that can operate even at low voltage and eliminates the possibility of oscillation.
本発明はカレントミラー回路においてｌ、の影響により
減少した電流分を別の微小電流源よυ注入することで補
償して％誤差を減少させると同時に低電圧でも使用可能
で、発振可能性を排除した構成としているものである。The present invention compensates for the reduced current due to the influence of l in a current mirror circuit by injecting υ into another minute current source, thereby reducing the % error and at the same time being usable at low voltages, eliminating the possibility of oscillation. The structure is as follows.
第１図に本発明の一実施例に係るカレントミラー回路１
ｐを示すっ極性および特性の等しいトランジスタＱｌ
、Ｑ２のエミッタは共に電圧源ＶＩＫ接続される。トラ
ンジスタＱｌ、 Ｑ２と極性の等しいトランジスタＱ４
のエミッタは抵抗Ｒ４に接続され、その抵抗の他端は電
圧源■１に接続される。トランジスタＱｌ、Ｑ２．Ｑ４
のベースと、トランジスタＱｌのコレクタは共に電流源
ＩＩに接続される。トランジスタＱ２゜Ｑ４のコレクタ
は共に出力端子Ｏ１に接続される。FIG. 1 shows a current mirror circuit 1 according to an embodiment of the present invention.
Transistors Ql with the same polarity and characteristics exhibiting p
, Q2 are both connected to the voltage source VIK. Transistor Ql, transistor Q4 with the same polarity as Q2
The emitter of is connected to a resistor R4, and the other end of the resistor is connected to a voltage source 1. Transistors Ql, Q2. Q4
The base of Ql and the collector of transistor Ql are both connected to current source II. The collectors of transistors Q2 and Q4 are both connected to the output terminal O1.
出力電Ｒ’ｏｕｔは出力端子０１よシ得られる。The output voltage R'out is obtained from the output terminal 01.
この回路におけるトランジスタＱｌ 、Ｑ２ 、Ｑ４の
各電流、ベース・エミッタ間電圧ｖＢＢ、ならびに電流
源電流Ｊ、出力電流ムＯｕｔの間には以下のαｌ〜（ハ
）式に示す関係が成立する。In this circuit, the relationships shown in the following equations αl to (c) hold between the currents of the transistors Ql, Q2, and Q4, the base-emitter voltage vBB, the current source current J, and the output current mOut.
’１ ” ’ＣＩ ” ’ｂｌ ＋’ｂ２ ” ’ｂ４
−σｌ’ｃｌ＝’ｅｌ−’ｂｌ
−（：Ａ’Ｃ２＝ ’ｅ２− ’ｂｚ
−Ｏ’ＪＪｖＢｌｌ ＝ｖＢ１４ ” ’
ｃ４′ＦＬ４ − ”’ｏｕｔ ＝
’ｃ２ ” ’ｃ４ −”ここ
でトランジスタＱｌ、Ｑ２のベース・エミッタ間電圧が
等しいので
ム ＝ １ −（２）ｅｌ
６２
よ−て鼠ｂ ＝’ｂｓ ＝’ｂｚ ：’ｂ４’１５１
１９〜Ｑ１）、罰、（至）式より
軸２＝（１−頁）盃、 −（ト）ここで一
般にベース・エミッタ間電圧ｖＢＢは以下の式で表わさ
れる。'1''CI''bl+'b2''b4
-σl'cl='el-'bl
-(:A'C2='e2-'bz
-O'JJvBll =vB14 '''
c4′FL4−”’out=
'c2 '''c4-' Here, since the base-emitter voltages of transistors Ql and Q2 are equal, M = 1 - (2) el
62 Yo-te mouse b ='bs ='bz :'b4'151
19-Q1), Punishment, (to) From the formula, axis 2 = (1-page) cup, - (g) Here, the base-emitter voltage vBB is generally expressed by the following formula.
ｖＴ：トランジスタのしきい値電圧
ｉ、：トランジスタの飽和電流
（社）＝０η式より
（３０）式中の’Ｃ４は（至）式により決定されろうさ
て、本回路において誤差をなくしてｉ。ｕｔ”’１なる
ようにするには（３０）式より、
五。＝３ 、 −（ロ）β＋３１
よって、 Ｒ４を（至）式の値に設定すれば、’ｏｕｔ
＝ ’１となる。vT: Threshold voltage of the transistor i, : Saturation current of the transistor = 0 From the equation (30), 'C4 in equation (30) will be determined by the equation (to). Now, in this circuit, by eliminating errors, i. To make ut"'1, from formula (30), 5 = 3, - (b) β + 31 Therefore, if R4 is set to the value of formula (to), 'out
= '1.
例エバＩ １ ＝ ５００〔μＡ）、ＶＴ−２６〔ｍ’
Ｖ〕、β＝１０ ノ場合には Ｒ４： ２７１ ＣΩ〕
となる。Example Eva I 1 = 500 [μA], VT-26 [m'
V], and when β=10, R4: 271 CΩ].
ここで、この回路】ｐの精度すなわち、１１とｉ。Ｕ【
の値の誤差の割合は以下のようになる。Here, this circuit] has the precision of p, that is, 11 and i. U [
The percentage of error in the value of is as follows.
＋、 ＝ ’ｏｕｔ ：５０ ＣμＡ〕、β＝１０で設
定すると上述の如（Ｒ，： ２７１ （Ω〕と設定する
ことにより、誤差はＯチとなる。これに対して、同じβ
＝１０の場合第４図の最も基本的なカレントミラー回路
９での誤差は１６．７％、第５図の改善されたカレント
ミラー回路凶での誤差は１．９優であろう
また、本発明の回路四のみ他の回路矧、５９と比較して
抵抗Ｒ４を使用しているが、抵抗精度誤差上２５％に対
してｉ。ｕＬの誤差は±２．７％以下である。+, = 'out: 50 CμA], if β = 10, the error will be Ochi by setting (R,: 271 (Ω)).On the other hand, if the same
= 10, the error in the most basic current mirror circuit 9 in Fig. 4 would be 16.7%, and the error in the improved current mirror circuit in Fig. 5 would be 1.9%. Only circuit 4 of the invention uses resistor R4 compared to other circuits 59, but the resistance accuracy error is 25% i. The error in uL is less than ±2.7%.
回路設定に対するβのバラツキを、第２図に示す。図中
、各回路の特性曲線の指示番号は回路番号と同じものを
使用している。回路設定上、他の２つの回路殻２段がβ
が増加するにつれて誤差は小さくなるのに対し１本回路
世の場合は、βの設定からのずれ（対して誤差が生じる
形式となっている。しかしながら、設定に対してβのず
れが約２倍、１／２倍の範囲では従来回路４０．５０に
対して改善がなされている。Figure 2 shows the variation in β with respect to circuit settings. In the figure, the designation numbers for the characteristic curves of each circuit are the same as the circuit numbers. Due to the circuit settings, the other two circuit shells are β
The error becomes smaller as , an improvement over the conventional circuit of 40.50 in the range of 1/2 times.
なお１本発明の回路用に最低限必要な電位差はＶＢＴＭ
（ン０．７Ｖ）であり、低電圧回路での使用に耐える
ようＫなっている。Note that the minimum potential difference required for the circuit of the present invention is VBTM.
(0.7V), and the K is set to withstand use in low voltage circuits.
また、発振可能性に関しては、第５図に示す回路のよう
なループを含んでいないので十分排除されている。Furthermore, the possibility of oscillation is sufficiently eliminated since the circuit does not include a loop like the circuit shown in FIG.
本発明の他の実施例としては、第３図に示すトランジス
タＱｌ、Ｑ２のエミッタにも抵抗を入れたものがある。In another embodiment of the present invention, resistors are also provided at the emitters of the transistors Ql and Q2 shown in FIG.
但し、この場合、カレントミラーでβの電流により減少
した電流を別の電流源より注入して補償する点に関して
は先の回路と同一であるが、電流注入用人流源の原理が
異なっている。However, in this case, the current reduced by the current β in the current mirror is injected from another current source to compensate, which is the same as the previous circuit, but the principle of the current injection source is different.
第３図におけるトランジスタの各電流、ペースエミッタ
間電圧■Ｂｌ、電流源電流１１、出方電流’Ｏｕｔの関
係は以下の（至）〜包９式に示すようＫなる。The relationships among the transistor currents, the pace-emitter voltage ■Bl, the current source current 11, and the output current 'Out in FIG.
Ｒ１１，ｌ＋ＶＢ Ｂ １＝ Ｒ２’ｅ２ ＋ｖＢＥ２
：Ｒ４’ｅ４ ＋ＶＢ１Ｂ ４ − 国’１ ”’
ＣＩ 十晶ｂ１＋ Ｉｂ２＋ｉ Ｒ４−（３７）’
ｃ１＝’ｅｔ −’ｂｔ −
＠’ｃｚ＝ ’ｅ２− ’ｂ２− ｃ３９’ｃ４＝’ｅ
４’ｂ４ （４１）’ｏｕｔ
＝ ’Ｃ２＋’Ｃ４（４υ
ここで各トランジスタのペース・エミッタ間電圧は一致
するので。R11,l+VB B 1= R2'e2 +vBE2
:R4'e4 +VB1B 4 - Country '1 '''
CI ten crystal b1+ Ib2+i R4-(37)'
c1='et-'bt-
@'cz='e2-'b2-c39'c4='e
4'b4 (41)'out
= 'C2+'C4(4υ) Here, the voltage between the pace and emitter of each transistor is the same.
ｖＢｌｌ ＝ ｖＢＢ２ ＝ ＶＢＢ４
−ｆ４ｊ１よって 鳳ｂｌ”’ｂ２”ムｂ４＝’ｂ
−Ａ３ここでＲ１＝ Ｒ２＝几とし
て
−３。vBll = vBB2 = VBB4
-f4j1 Therefore, 0bl"'b2"mu b4='b
-A3 where R1 = R2 = -3.
（４つ式において ’Ｃ４’１ −咽β＋３
が成立すればＩ。Ｉｊｔ”’１となろうゆえに（ハ）式
、ω式より
よって、Ｒ４を６１）式を満足するように設定すれば’
Ｏｕｔ ” ’１となりカレントミラーでの電流誤差は
なくなる。(In the four equations, if 'C4'1 - β+3 holds, then I.Ijt''1. Therefore, from equation (C) and ω, if R4 is set to satisfy equation 61)'
Out ” ' becomes 1, and the current error in the current mirror disappears.
例えば’１＝ ５００（μＡ）、β＝ １０ 、 Ｒ＝
１〔Ｋｉ”ｌ）とすると Ｒ４＝ ２．７５［：
にΩ］となる。For example, '1 = 500 (μA), β = 10, R =
If 1 [Ki”l), then R4 = 2.75[:
Ω].
本回路を使用する場合には、トランジスタにおける飽和
電流へのバラツーＩＰＶｃよる電流誤差も低減させるこ
とが出来る。When using this circuit, it is also possible to reduce the current error caused by the variation IPVc to the saturation current in the transistor.
このように、本発明によれば従来回路と比較してより高
精度であり、低電圧回路中でも使用しゃすく、発振の可
能性のないカレントミラー回路を得ることが出来る。As described above, according to the present invention, it is possible to obtain a current mirror circuit that has higher accuracy than conventional circuits, is easier to use even in low voltage circuits, and has no possibility of oscillation.
第１図は本発明の一実施例に係るカレントミラー回路の
回路構成図、第２図はカレントミラー回路のβの変動に
対する電流誤差特性図、第３図は本発明の他の実施例を
示す回路図、第４図、第５図は従来のカレントミラー回
路の回路構成図。
ＱＩ ５−Ｑ４ ・・ トランジスタ 、 Ｒ４〜Ｒ４
・・・抵 抗。FIG. 1 is a circuit configuration diagram of a current mirror circuit according to an embodiment of the present invention, FIG. 2 is a current error characteristic diagram for fluctuations in β of the current mirror circuit, and FIG. 3 is a diagram showing another embodiment of the present invention. The circuit diagrams of FIGS. 4 and 5 are circuit configuration diagrams of conventional current mirror circuits. QI5-Q4...Transistor, R4-R4
...Resistance.
Claims (2)
タを共通に電圧源に接続し、第１、第２のトランジスタ
のベースと第１のトランジスタのコレクタは共通に電流
源に接続し、前記第１、第２のトランジスタと極性の等
しい第３のトランジスタのベースを前記第２のトランジ
スタのベースに接続し、同エミッタは抵抗に接続し、そ
の抵抗の他端を前記の電圧源に接続し、同コレクタを前
記第２のトランジスタのコレクタに接続して成ることを
特徴とするカレントミラー回路。(1) The emitters of the first and second transistors having the same polarity are commonly connected to a voltage source, the bases of the first and second transistors and the collector of the first transistor are commonly connected to a current source, and the The base of a third transistor having the same polarity as the first and second transistors is connected to the base of the second transistor, the emitter of the third transistor is connected to a resistor, and the other end of the resistor is connected to the voltage source. , the collector of the second transistor is connected to the collector of the second transistor.
抵抗を介して電圧源に接続したことを特徴とする特許請
求の範囲第１項記載のカレントミラー回路。(2) The current mirror circuit according to claim 1, wherein the emitters of the first and second transistors are each connected to a voltage source via a resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195788A JPS6174405A (en) | 1984-09-20 | 1984-09-20 | Current mirror circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195788A JPS6174405A (en) | 1984-09-20 | 1984-09-20 | Current mirror circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174405A true JPS6174405A (en) | 1986-04-16 |
Family
ID=16346980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195788A Pending JPS6174405A (en) | 1984-09-20 | 1984-09-20 | Current mirror circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174405A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600475A2 (en) * | 1992-12-01 | 1994-06-08 | Nec Corporation | A constant current switching circuit provided with a base current compensating circuit |
| US6300803B1 (en) | 1999-01-21 | 2001-10-09 | Nec Corporation | Phase-comparison circuit |
-
1984
- 1984-09-20 JP JP59195788A patent/JPS6174405A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600475A2 (en) * | 1992-12-01 | 1994-06-08 | Nec Corporation | A constant current switching circuit provided with a base current compensating circuit |
| EP0600475A3 (en) * | 1992-12-01 | 1995-01-25 | Nippon Electric Co | A constant current switching circuit provided with a base current compensating circuit. |
| US6300803B1 (en) | 1999-01-21 | 2001-10-09 | Nec Corporation | Phase-comparison circuit |
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