JPS6153894B2 - - Google Patents
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- JPS6153894B2 JPS6153894B2 JP56070074A JP7007481A JPS6153894B2 JP S6153894 B2 JPS6153894 B2 JP S6153894B2 JP 56070074 A JP56070074 A JP 56070074A JP 7007481 A JP7007481 A JP 7007481A JP S6153894 B2 JPS6153894 B2 JP S6153894B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/601—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は信号入力回路に係り、特にヒステリ
シス特性をもち電源一次側を必要としないで、二
次側及び信号相互に絶縁された信号入力回路をう
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal input circuit, and particularly to a signal input circuit that has hysteresis characteristics, does not require a primary side of a power source, and is isolated from a secondary side and signals.
この種の信号入力回路として第１図に示したシ
ユミツトトリガ回路が知られている。この回路を
簡単に説明すると、２個のトランジスタTr1，
Tr2が抵抗分割及びエミツタ結合により結合され
ている。今入力すなわちトランジスタTr1のベー
ス電位が低いとトランジスタTr1はオフ、トラン
ジスタTr2はオンとなり、抵抗R5にはトランジス
タTr2のエミツタ電流が流れ、トランジスタTr1
のオフが保証される。又、トランジスタTr1のコ
レクタが高電位であるため抵抗R2を通してトラ
ンジスタTr2にベース電流が流れてトランジスタ
Tr2のオンが保証され、互いにトランジスタTr1
はオフ、トランジスタTr2はオンの安定状態にあ
ることになる。 A Schmitt trigger circuit shown in FIG. 1 is known as this type of signal input circuit. To briefly explain this circuit, two transistors Tr 1 ,
Tr 2 is connected by resistance division and emitter coupling. If the current input, that is, the base potential of transistor Tr 1 is low, transistor Tr 1 is turned off and transistor Tr 2 is turned on, and the emitter current of transistor Tr 2 flows through resistor R 5 , and transistor Tr 1
off is guaranteed. Also, since the collector of transistor Tr 1 is at a high potential, the base current flows to transistor Tr 2 through resistor R 2 , causing the transistor to
Tr 2 is guaranteed to be on, and transistor Tr 1 is connected to each other.
is off, and transistor Tr 2 is in a stable state of on.
入力電圧が徐々に増加してVBE＋VE（VE：ト
ランジスタTr1のエミツタ電圧、VBE：同ベース
エミツタ電圧）をこえたとき、トランジスタTr1
にはベース電流が流れ始め、コレクタ電圧が下り
始めると、トランジスタTr2のベース電流が減り
エミツタ電流もへるためトランジスタのTr1のエ
ミツタ電圧が下りはじめ、ますますトランジスタ
Tr1にベース電流が流れ込む。このような正帰還
作用により一瞬のうちにトランジスタTr1がオ
ン、トランジスタTr2がオフに状態が反転する。 When the input voltage gradually increases and exceeds VBE + VE (VE: emitter voltage of transistor Tr 1 , VBE: base-emitter voltage of transistor Tr 1), transistor Tr 1
When the base current starts to flow and the collector voltage starts to drop, the base current of transistor Tr 2 decreases and the emitter current also decreases, so the emitter voltage of transistor Tr 1 starts to drop, and the transistor
Base current flows into Tr 1 . Due to such a positive feedback effect, the states of the transistor Tr 1 are turned on and the transistor Tr 2 is turned off in an instant.
この状態では今度はトランジスタTr1のエミツ
タ電位は抵抗R5とトランジスタTr1のエミツタ電
流により決まる値になつている。 In this state, the emitter potential of the transistor Tr 1 has reached a value determined by the resistor R 5 and the emitter current of the transistor Tr 1 .
次に入力電圧が下がつてきて、この電圧より下
がるとトランジスタTr1がオフになり、前と逆の
正帰還が働いて一瞬のうちトランジスタTr1がオ
フ、トランジスタTr2がオンの状態になる。 Next, the input voltage starts to drop, and when it drops below this voltage, transistor Tr 1 turns off, and the opposite positive feedback works, turning transistor Tr 1 off and transistor Tr 2 on for a moment. Become.
しかしてかかる回路では、入力信号のほかに電
源VccとVEE例えば12Vと−12V電位が必要とな
る。従つて入力信号と本体との間を絶縁しなけれ
ばならない場合には、第２図の絶縁入力回路ブロ
ツク図で示すように本体と絶縁された電源４を新
たに設けてシユミツトトリガ回路２と絶縁回路３
に電源出力として与えることが必要となる。尚第
２図でＡは一次側（絶縁側）、Ｂは二次側（本体
側）である。又１は信号入力である。 However, such a circuit requires power supplies Vcc and VEE, for example, 12V and -12V potentials in addition to the input signal. Therefore, if it is necessary to insulate between the input signal and the main body, a new power supply 4 isolated from the main body is provided as shown in the isolated input circuit block diagram in FIG. 3
It is necessary to provide it as a power output. In Fig. 2, A is the primary side (insulating side) and B is the secondary side (main body side). Further, 1 is a signal input.
さらに入力信号が複数本あり、各々の信号間も
絶縁をとらねばならない場合、本体と絶縁された
電源が入力信号の数と同じ数だけ必要となり、回
路が著しく複雑になる。 Furthermore, if there are multiple input signals and insulation must be provided between each signal, the same number of power supplies insulated from the main body as the number of input signals will be required, making the circuit significantly complicated.
このように信号入力回路にヒステリシス特性を
持たせて本体と絶縁すると、本体と絶縁された電
源があらたに必要となり、経済的にもスペース的
にも不利になる。 If the signal input circuit is provided with hysteresis characteristics and insulated from the main body in this way, a new power supply isolated from the main body will be required, which is disadvantageous both economically and in terms of space.
この発明は、このような点を考慮して、より簡
易な信号入力回路を提供する事を目的とし、ヒス
テリシス特性をもち二次側及び信号相互に絶縁さ
れた信号入力回路を本体と絶縁された電源をあら
たに追加することなしに実現するものである。 Taking these points into consideration, the present invention aims to provide a simpler signal input circuit, and the present invention is designed to provide a signal input circuit that has hysteresis characteristics and is isolated from the secondary side and signals from the main body. This can be achieved without adding an additional power source.
第３図はこの発明における信号入力回路の実施
例を示すもので、一次側Ａ（絶縁側）は、パルス
トランスPTにより二次側Ｂ（本体側）から絶縁
されている。 FIG. 3 shows an embodiment of the signal input circuit according to the present invention, in which the primary side A (insulated side) is insulated from the secondary side B (main body side) by a pulse transformer PT.
この回路構成としては、入力端子A1より抵抗
R1、ダイオードD1、トランジスタTr1のエミツタ
への接続が行われ、又トランジスタTr1のベース
とダイオードD1のアノード間に抵抗R2が並列に
接続される。 In this circuit configuration, a resistor is connected from input terminal A1 .
R 1 , a diode D 1 and the emitter of the transistor Tr 1 are connected, and a resistor R 2 is connected in parallel between the base of the transistor Tr 1 and the anode of the diode D 1 .
更にトランジスタTr1のベースと入力端子A0よ
りの共通線Ｌとの間に抵抗R3が接続され、さら
にこのトランジスタTr1のベースはダイオードD2
をへてトランジスタTr2のコレクタとダイオード
D3のカソードとに接続される。トランジスタTr1
のコレクタはトランジスタTr2のベースと接続さ
れて、ともに抵抗R4をへて共通線Ｌに結ばれ
る。その他トランジスタTr2のエミツタは共通線
ＬにパルストランスPTの一次側の一端とともに
接続され、パルストランスPTの一次側の他端は
ダイオードD3のアノードに接続され、パルスト
ランスPTの二次側は出力端子B1，B0となる。又
VD1，VD2はダイオードD1，D2の電圧、VBE1，
VBE2はトランジスタTr1，Tr2のベース・エミツ
タ間電圧である。 Furthermore, a resistor R3 is connected between the base of the transistor Tr1 and the common line L from the input terminal A0 , and the base of the transistor Tr1 is connected to a diode D2.
Through the collector of transistor Tr 2 and diode
Connected to the cathode of D3 . Transistor Tr 1
The collector of is connected to the base of the transistor Tr 2 , and both are connected to the common line L through the resistor R 4 . In addition, the emitter of the transistor Tr 2 is connected to the common line L along with one end of the primary side of the pulse transformer PT, the other end of the primary side of the pulse transformer PT is connected to the anode of the diode D 3 , and the secondary side of the pulse transformer PT is connected to the anode of the diode D 3. These become output terminals B 1 and B 0 . or
VD 1 , VD 2 are the voltages of diodes D 1 , D 2 , VBE 1 ,
VBE 2 is the base-emitter voltage of transistors Tr 1 and Tr 2 .
かかる回路において、今信号入力端子A1−A0
間に加える入力電圧Viを０〔Ｖ〕とすると、ト
ランジスタTr1，Tr2はともにオフ状態であり、
これは第４図のヒステリシス特性曲線のａ点であ
る。従つてこの時パルストランスPTの二次側Ｂ
（本体側）B1−B0からパルストランスの一次側を
みたインピーダンスは高インピーダンスとなる。 In such a circuit, the current signal input terminal A 1 −A 0
When the input voltage Vi applied between them is 0 [V], both transistors Tr 1 and Tr 2 are in the off state,
This is point a of the hysteresis characteristic curve in FIG. Therefore, at this time, the secondary side B of the pulse transformer PT
(Main body side) The impedance seen from B 1 - B 0 to the primary side of the pulse transformer is high impedance.
次に入力電圧Viを徐々に高くしてゆき、抵抗
R2の両端の電圧がVD1＋VBE1に達すると、抵抗
R1→ダイオードD1→トランジスタTr1のエミツタ
→トランジスタのTr1のベース→抵抗R3の経路で
電流が流れ始める。これが第４図のｂ点である。
この電流はトランジスタTr1では、ベース電流と
なり、この電流が流れた事により、トランジスタ
Tr1には抵抗R1→ダイオードD1→トランジスタ
Tr1のエミツタ→トランジスタTr2のベース→ト
ランジスタTr2のエミツタの経路で電流が流れ
る。この電流はトランジスタTr2のベース電流に
なつており、この電流が流れる事により抵抗R1
→ダイオードD1→トランジスタTr1のエミツタ→
トランジスタTr1のベース→ダイオードD2→トラ
ンジスタTr2のコレクタ→トランジスタTr2のエ
ミツタのルートでコレクタ電流が流れる。 Next, gradually increase the input voltage Vi, and
When the voltage across R 2 reaches VD 1 + VBE 1 , the resistor
Current begins to flow through the path R 1 → diode D 1 → emitter of transistor Tr 1 → base of transistor Tr 1 → resistor R 3 . This is point b in FIG.
This current becomes the base current in transistor Tr 1 , and as this current flows, the transistor
Tr 1 has a resistor R 1 → diode D 1 → transistor
Current flows through the path from the emitter of Tr 1 to the base of transistor Tr 2 to the emitter of transistor Tr 2 . This current becomes the base current of transistor Tr 2 , and as this current flows, resistance R 1
→Diode D 1 →Emitter of transistor Tr 1 →
A collector current flows through the route from the base of transistor Tr 1 → diode D 2 → collector of transistor Tr 2 → emitter of transistor Tr 2 .
このように入力電圧Viが高くなり、トランジ
スタTr1のベース電流が流れると正帰還がかか
り、トランジスタTr1及びTr2は急速にオン状態
となる。これが第４図のｃ点である。トランジス
タTr2がオンになつた場合、パルスPTの一次側は
トランジスタTr2により短絡されるため、二次側
出力端子B1−B0よりパルストランスPTの一次側
をみたインピーダンスは低インピーダンスとな
る。 When the input voltage Vi increases in this way and the base current of the transistor Tr 1 flows, positive feedback is applied, and the transistors Tr 1 and Tr 2 are rapidly turned on. This is point c in FIG. When the transistor Tr 2 is turned on, the primary side of the pulse transformer PT is short-circuited by the transistor Tr 2 , so the impedance seen from the secondary output terminal B 1 - B 0 to the primary side of the pulse transformer PT becomes low impedance. .
次に入力電圧Viを徐々に低くしてゆき、抵抗
R2の両端の電圧がVD1＋VBE1より低くなるとト
ランジスタTr1はベース電流が減少し、安全な飽
和状態から態動状態へ移行しはじめる。これが第
４図のｄ点である。そうすると、正帰還がかか
り、トランジスタTr1，Tr2は急速にオフとな
る。これが第４図のｅ点である。トランジスタ
Tr2がオフになるとパルストランスPTの一次側は
オープン状態となり、二次側端子B1−B0よりパ
ルストランスの一次側をみたインピーダンスは高
インピーダンスとなる。 Next, gradually lower the input voltage Vi, and
When the voltage across R 2 becomes lower than VD 1 +VBE 1 , the base current of transistor Tr 1 decreases and the transistor Tr 1 begins to transition from a safe saturated state to an active state. This is point d in FIG. Then, positive feedback is applied, and transistors Tr 1 and Tr 2 are rapidly turned off. This is point e in FIG. transistor
When Tr 2 is turned off, the primary side of the pulse transformer PT becomes open, and the impedance seen from the secondary terminals B 1 - B 0 to the primary side of the pulse transformer becomes high impedance.
以上のようにかかる入力回路では、入力電圧
Viが第４図のViHをこえると急速にトランジスタ
Tr2がオンとなり、ViLより低くなるとトランジ
スタTr2は急速にオフとなる。この場合ViH，
ViLはそれぞれ次式により設定することができ
る。ただし、この場合トランジスタTr2のオン時
のコレクタ・エミツタ間電圧は無視する。 In the input circuit as described above, the input voltage
When Vi exceeds ViH in Figure 4, the transistor rapidly
When Tr 2 turns on and becomes lower than ViL, transistor Tr 2 quickly turns off. In this case ViH,
ViL can be set using the following formulas. However, in this case, the collector-emitter voltage when transistor Tr 2 is on is ignored.
ViH＝（ＶD１＋ＶBE１）（１＋Ｒ１＋Ｒ３／Ｒ２）……
(1)
ViL＝（ＶD１＋ＶBE１）（１＋Ｒ１／Ｒ２）ＶD２……(
2)
従つてヒステリシス幅ViH−ViLは次のようにな
る。Vi H = (V D1 +V BE1 ) (1+R 1 +R 3 /R 2 )...
(1) Vi L = (V D1 + V BE1 ) (1+R 1 /R 2 ) V D2 ...(
2) Therefore, the hysteresis width Vi H −Vi L is as follows.
ViH−ViL＝（ＶD１＋ＶBE１）Ｒ３／Ｒ２−ＶD２……(3
)
ダイオードD2はトランジスタTr2がオフの時、
パルストランスPTの一次側端子がダイオードD3
抵抗R3を通してループを形成し、端子B1−B0か
らパルストランスの一次側をみてインピーダンス
が下がつてしまうのを防ぐためのダイオードであ
る。またダイオードD3は、ダイオードD2側から
パルストランスPTに電流が流れこまないように
するためのダイオードである。又抵抗R4はもれ
電流によりトランジスタTr2のオフ状態が不安定
になるのを防ぐための抵抗である。Vi H −Vi L = (V D1 + V BE1 ) R 3 /R 2 − V D2 ...(3
) Diode D 2 is when transistor Tr 2 is off,
The primary terminal of the pulse transformer PT is a diode D 3
This is a diode that forms a loop through resistor R 3 and prevents the impedance from dropping when looking at the primary side of the pulse transformer from terminals B 1 - B 0 . Further, the diode D3 is a diode for preventing current from flowing into the pulse transformer PT from the diode D2 side. Further, the resistor R4 is a resistor for preventing the off-state of the transistor Tr2 from becoming unstable due to leakage current.
以上のようにこの発明の回路では、入力電圧
Viの変化のみでヒステリシス特性をもち、動作
可能であることが明らかである。 As described above, in the circuit of this invention, the input voltage
It is clear that it has hysteresis characteristics and can be operated only by changing Vi.
更にこの発明によれば、二次側及び信号相互に
絶縁された信号入力回路を本体と絶縁された電源
をあらたに追加することなしに実現できる。 Furthermore, according to the present invention, a signal input circuit insulated from the secondary side and signals can be realized without adding a power supply insulated from the main body.
従つて、経済的にも実装スペース上からも非常
に有利となる。 Therefore, it is very advantageous both economically and in terms of mounting space.
この発明の応用分野としては、ヒステリシス特
性をもち、絶縁を要する信号入力回路にはひろく
用いられる。 The present invention is widely used in signal input circuits that have hysteresis characteristics and require insulation.
要するに、この発明ではデイジタル信号入力回
路において２個のトランジスタ並びにダイオード
抵抗及びパルストランスを組合せることにより一
次側に補助電源を必要としない信号入力回路を構
成することができた。 In short, in this invention, by combining two transistors, a diode resistor, and a pulse transformer in a digital signal input circuit, a signal input circuit that does not require an auxiliary power supply on the primary side can be constructed.
第１図は従来周知のシユミツトトリガ回路構成
図、第２図は従来周知の絶縁回路ブロツク図、第
３図はこの発明による信号入力回路の実施例結線
図、第４図は同動作説明用線図である。
図でTr1，Tr2：トランジスタ、R2，R3：抵
抗、PT：パルストランス、D1，D2，D3：ダイオ
ード。
Fig. 1 is a block diagram of a conventionally known Schmitt trigger circuit, Fig. 2 is a block diagram of a conventionally known isolation circuit, Fig. 3 is a wiring diagram of an embodiment of the signal input circuit according to the present invention, and Fig. 4 is a diagram for explaining the operation. It is. In the figure, Tr 1 and Tr 2 are transistors, R 2 and R 3 are resistors, PT is a pulse transformer, and D 1 , D 2 and D 3 are diodes.
Claims (1)
抗とからなる直列接続回路と、入力信号に対して
順極性の第１のダイオードを介してエミツタ・ベ
ース間が前記第１の抵抗に並列接続される第１の
トランジスタと、入力信号に対して順極性の第２
のダイオードを介してコレクタ・エミツタ間が前
記第２の抵抗に並列接続され、ベースが前記第１
のトランジスタのコレクタに接続される第２のト
ランジスタと、入力電圧に対して逆極性の第３の
ダイオードを介して一次側が前記第２のトランジ
スタのコレクタ・エミツタ間に並列接続されるパ
ルストランスとからなり、前記パルストランスの
二次側よりみた一次側のインピーダンス値に応じ
た出力パルスを二次側に取り出すようにしたこと
を特徴とする信号入力回路。1. A series connection circuit consisting of a first resistor and a second resistor to which an input signal is applied, and a first diode having forward polarity with respect to the input signal, the emitter and base are connected to the first resistor. A first transistor connected in parallel, and a second transistor having forward polarity with respect to the input signal.
The collector and emitter are connected in parallel to the second resistor via a diode, and the base is connected to the first resistor.
a second transistor connected to the collector of the transistor, and a pulse transformer whose primary side is connected in parallel between the collector and emitter of the second transistor via a third diode having a polarity opposite to the input voltage. A signal input circuit characterized in that output pulses are taken out to the secondary side according to the impedance value of the primary side as seen from the secondary side of the pulse transformer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070074A JPS57185724A (en) | 1981-05-12 | 1981-05-12 | Signal input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56070074A JPS57185724A (en) | 1981-05-12 | 1981-05-12 | Signal input circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57185724A JPS57185724A (en) | 1982-11-16 |
| JPS6153894B2 true JPS6153894B2 (en) | 1986-11-19 |
Family
ID=13421026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56070074A Granted JPS57185724A (en) | 1981-05-12 | 1981-05-12 | Signal input circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57185724A (en) |
-
1981
- 1981-05-12 JP JP56070074A patent/JPS57185724A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57185724A (en) | 1982-11-16 |
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