JPS6144290B2 - - Google Patents
Info
- Publication number
- JPS6144290B2 JPS6144290B2 JP6088979A JP6088979A JPS6144290B2 JP S6144290 B2 JPS6144290 B2 JP S6144290B2 JP 6088979 A JP6088979 A JP 6088979A JP 6088979 A JP6088979 A JP 6088979A JP S6144290 B2 JPS6144290 B2 JP S6144290B2
- Authority
- JP
- Japan
- Prior art keywords
- ecd
- transistor
- clock pulse
- segment
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims 1
- 238000004040 coloring Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000010186 staining Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明は、ECD（エレクトロ・クロミツク・
デイスプレイ）を表示に利用した電子機器におい
て、ECDに過大電荷量が書込まれることを防止
するようにしたものである。[Detailed Description of the Invention] The present invention is an electrochromic device (ECD).
This is designed to prevent an excessive amount of charge from being written to the ECD in electronic equipment that uses a display (display) for display.
ECDの駆動回路例を第１図に示す。まず最
初、ECDセル１の任意のセグメント２が消色状
態にあるものとする。 Figure 1 shows an example of an ECD drive circuit. First, it is assumed that an arbitrary segment 2 of the ECD cell 1 is in a colorless state.
今、トランジスタTr1がオフ、トランジスタ
Tr2がオンになつたとすると、カウンタ３からセ
グメント２に電流ＩWが流れセグメント２は着色
される。この着色の色は、EC物質としてWO3を
用いた場合青色である。そして、着色濃度はセグ
メント２に流れた電荷量ＱW＝ＩW・ＴWに比例し
て決定される。なお、ＴWはトランジスタTr2の
オン時間である。 Now transistor Tr 1 is off, transistor
When Tr 2 is turned on, a current I W flows from the counter 3 to the segment 2, and the segment 2 is colored. The color of this staining is blue when WO 3 is used as the EC substance. The coloring density is determined in proportion to the amount of charge Q W =I W ·T W flowing into the segment 2. Note that T W is the on time of the transistor Tr 2 .
一旦、着色されたセグメント２はトランジスタ
Tr1，Tr2をオフしても、ECD自身にメモリ機能
があり、その着色状態が保持される。このような
状態でトランジスタTr1をオン、トランジスタ
Tr2をオフすると、セグメント２からカウンタ３
に電流ＩEが流れ消色される。 Once colored segment 2 is a transistor
Even if Tr 1 and Tr 2 are turned off, the ECD itself has a memory function and its coloring state is maintained. In this state, transistor Tr 1 is turned on, and the transistor
When Tr 2 is turned off, segment 2 to counter 3
A current I E flows through and the color is erased.
電池E1は消色時に電圧ＶEを、電池E2は着色時
に電圧ＶWをそれぞれECDセル１に印加するため
のものである。 The battery E 1 is for applying a voltage V E to the ECD cell 1 during decoloring, and the battery E 2 is for applying a voltage V W to the ECD cell 1 during coloring.
ところで、着色動作において、過大電荷量の着
色が行なわれるとECDセルは破壊される。具体
的に言えば、ECDセグメント部が茶色等に変色
し、表示装置としての商品性が非常に低下する。
本発明はこのような点に鑑みてなされたものであ
つて、ECDに過大電荷量が書込まれることを防
止する回路を附加し、ECDセルの破壊をなくし
た有用な電子機器を提供することを目的とする。 By the way, in the coloring operation, if coloring with an excessive amount of charge is performed, the ECD cell will be destroyed. Specifically, the ECD segment portion becomes discolored to brown or the like, and the marketability of the display device is greatly reduced.
The present invention has been made in view of these points, and it is an object of the present invention to provide a useful electronic device that eliminates destruction of the ECD cell by adding a circuit that prevents an excessive amount of charge from being written to the ECD. With the goal.
電子機器には種々のクロツクパルスが存在し、
第１図において説明したように、トランジスタ
Tr2のオン時間ＴWを決めるのも所定のパルス巾
を有するクロツクパルスが用いられる。例えば、
電子時計では、このクロツクパルスとして、発振
器から出力される基準周波数信号を分周器により
適当な周波数に分周したものが使用される。しか
し、ここにおいて、発振器が停止するとかその他
の異常によつて回路が動作しなくなると、前出し
たようなクロツクパルスの発生も停止する。一
方、このように回路が動作しなくなると、第１図
のトランジスタTr2の入力がＨ（＝GND）レベル
になりぱなしになつてしまい、トランジスタTr2
がオンして書込み動作を続けることになる。本発
明はこれらの関係を利用してECDに過大電荷量
が書込まれることを防止している。 There are various clock pulses in electronic devices.
As explained in FIG.
A clock pulse having a predetermined pulse width is also used to determine the on-time T W of Tr 2 . for example,
In electronic watches, a reference frequency signal output from an oscillator is divided into an appropriate frequency by a frequency divider and used as the clock pulse. However, if the circuit stops operating due to the oscillator stopping or some other abnormality, the generation of the clock pulses as mentioned above also stops. On the other hand, if the circuit stops operating like this, the input of transistor Tr 2 in FIG. 1 will remain at H (= GND) level, and transistor Tr 2
is turned on and the write operation continues. The present invention utilizes these relationships to prevent an excessive amount of charge from being written to the ECD.
第２図は本発明の一実施例を示す電気回路図で
ある。なお第２図において、第１図と同一機能を
有するものは同一符号を付して示している。 FIG. 2 is an electrical circuit diagram showing one embodiment of the present invention. In FIG. 2, parts having the same functions as those in FIG. 1 are designated by the same reference numerals.
端子t1は電子機器に有するクロツクパルスCP
を入力する端子であつて、ここではトランジスタ
Tr2のオン時間ＴWすなわちECDの書込み時間を
決定するクロツクパルスが入力されている。クロ
ツクパルスCPはインバータIn1を介してAC−DC
コンバータを構成する整流回路Ｒに供給され、ク
ロツクパルスCPが持続して入力される間出力を
Ｈ（＝GND）レベルに保持する。整流回路Ｒの
出力はインバータIn2，In3を介してアンドゲート
Ａの一方に入力される。またアンゲートＡの他方
には端子t2を経てセグメント書込み制御信号ＳW
が入力され、アンドゲートＡの出力をもつてトラ
ンジスタTr2のオン・オフが制御される。 Terminal t1 is the clock pulse CP in the electronic device.
This is the terminal for inputting the transistor.
A clock pulse is input which determines the on time T W of Tr 2 , that is, the writing time of the ECD. Clock pulse CP is AC-DC via inverter In 1.
It is supplied to the rectifier circuit R that constitutes the converter, and its output is held at the H (=GND) level while the clock pulse CP is continuously input. The output of the rectifier circuit R is input to one of the AND gates A via inverters In 2 and In 3 . Also, the segment write control signal SW is connected to the other side of the ungate A via the terminal t2 .
is input, and the output of the AND gate A controls the on/off of the transistor Tr2 .
第２図の各部信号波形は第３図のタイムチート
に示すとおりであり、通常、整流回路Ｒの出力は
Ｈ（＝GND）レベルを保持しているので、所望
時にクロツクパルスCPにより決定されたパルス
巾ＴWを有するセグメント書込み制御信号ＳWが入
力されれば、トランジスタTr2がオンしセグメン
ト２は電荷量ＱW＝ＩW・ＴWをもつて着色され
る。しかし、何らかの異常でクロツクパルスCP
の発生が停止すると、整流回路Ｒの出力はＬ（＝
−ＶE−ＶW）レベルとなり、仮にこの異常でセグ
メント書込み制御信号ＳWがＨ（＝GND）レベル
を呈するとしても、アンドゲートＡの出力はＬ
（＝−ＶE−ＶW）レベルのままでトランジスタ
Tr2はオンすることがなく、過大書込みが停止さ
れる。 The signal waveforms of each part in Figure 2 are as shown in the time cheat in Figure 3. Normally, the output of the rectifier circuit R maintains the H (= GND) level, so the pulse determined by the clock pulse CP at the desired time is When a segment write control signal S W having a width T W is input, the transistor Tr 2 is turned on and the segment 2 is colored with a charge amount Q W =I W ·T W. However, due to some abnormality, the clock pulse CP
When the generation of stops, the output of the rectifier circuit R becomes L (=
-V E -V W ) level, and even if the segment write control signal S W exhibits the H (= GND) level due to this abnormality, the output of the AND gate A will be L.
(=-V E -V W ) The transistor remains at the level.
Tr 2 is never turned on and excessive writing is stopped.
以上のとおりで本発明によれば、クロツクパル
スが無くなるとスイツチング用トランジスタを強
制的にオフして、ECDに過大電荷量が書込まれ
ることを防止でき、実用的価値のあるECD表示
電子機器を提供できる。 As described above, according to the present invention, when the clock pulse disappears, the switching transistor is forcibly turned off to prevent an excessive amount of charge from being written to the ECD, thereby providing an ECD display electronic device that has practical value. can.
第１図は基本的構成例を示す電気回路、第２図
は本発明の一実施例を示す電気回路図、第３図は
第２図の各部信号波形を示すタイムチヤートであ
る。
１……ECDセル、２……セグメント、３……
カウンタ、Tr1，Tr2……スイツチング用トラン
ジスタ、In1，In2，In3……インバータ、Ｒ……整
流回路、Ａ……アンドゲート、ＳW……セグメン
ト書込み制御信号。
FIG. 1 is an electric circuit showing a basic configuration example, FIG. 2 is an electric circuit diagram showing an embodiment of the present invention, and FIG. 3 is a time chart showing signal waveforms at various parts in FIG. 1...ECD cell, 2...segment, 3...
Counter, Tr 1 , Tr 2 ... switching transistors, In 1 , In 2 , In 3 ... inverter, R ... rectifier circuit, A ... AND gate, SW ... segment write control signal.
Claims (1)
該機器に有するクロツクパルスの発生有無を検出
する手段、及び該検出出力に従つてECDの書込
みを制御する手段を設け、前記クロツクパルス発
生の無を検出したとき、ECDの書込みスイツチ
ング手段を強制的にオフとなるよう構成したこと
を特徴とするECD表示機器。1 In electronic devices that use ECD for display,
The device is provided with a means for detecting whether or not a clock pulse is generated, and a means for controlling ECD writing according to the detection output, and when the absence of the clock pulse generation is detected, the ECD write switching means is forcibly turned off. An ECD display device characterized by being configured so that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088979A JPS55151695A (en) | 1979-05-16 | 1979-05-16 | Electronic device for displaying ecd |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6088979A JPS55151695A (en) | 1979-05-16 | 1979-05-16 | Electronic device for displaying ecd |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55151695A JPS55151695A (en) | 1980-11-26 |
| JPS6144290B2 true JPS6144290B2 (en) | 1986-10-02 |
Family
ID=13155366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6088979A Granted JPS55151695A (en) | 1979-05-16 | 1979-05-16 | Electronic device for displaying ecd |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55151695A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664081U (en) * | 1979-10-20 | 1981-05-29 |
-
1979
- 1979-05-16 JP JP6088979A patent/JPS55151695A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55151695A (en) | 1980-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0338689B2 (en) | ||
| US4298870A (en) | Device for driving a display element having a memorizing property | |
| JPH0697429B2 (en) | Low voltage blocking controller | |
| US4074256A (en) | Driver circuit for driving electrochromic display device | |
| JPS6144290B2 (en) | ||
| JPH0357511B2 (en) | ||
| JPS6144291B2 (en) | ||
| JP2786241B2 (en) | Liquid crystal display | |
| JPH01232408A (en) | Alarm device for electronic equipment | |
| SU476594A1 (en) | Device for controlling magnetic recording apparatus | |
| KR840002636Y1 (en) | Motor control circuit of cassette tape recoder | |
| KR920005104Y1 (en) | Tape erasing circuit of audio | |
| JPH0545988Y2 (en) | ||
| JPS628556Y2 (en) | ||
| JPH0335286Y2 (en) | ||
| JPS5824266Y2 (en) | Battery power supply circuit for magnetic recording/reproducing machine | |
| JPS6341809Y2 (en) | ||
| US4291399A (en) | Initial bleach in an electrochromic display | |
| JPH0470675B2 (en) | ||
| KR870001261Y1 (en) | False play preventing circuit | |
| JPH0421232Y2 (en) | ||
| JPH118939A (en) | Power source circuit and battery controller | |
| JP2682074B2 (en) | Write data monitoring device for magnetic recording | |
| JPH01171536U (en) | ||
| KR870001159Y1 (en) | Driving circuit of double cassette tape recorder |