JPS6142297B2 - - Google Patents

Description

【発明の詳細な説明】 開示の概要 マイクロ命令制御機構はアドレス可能な読取専
用記憶及びアドレス可能な書込可能制御記憶を含
み、後者はデータ処理中に必要に応じて主記憶の
予約領域からマイクロ命令のブロツクを転送する
ためのアドレス置換機構を含む。またこのアドレ
ス置換機構は読取専用記憶からアクセスされた障
害マイクロ命令を識別する手段を含み、該手段は
置換マイクロ命令のために予約された少数の主記
憶アドレスを識別する処の置換マイクロ命令アド
レスを書込可能制御記憶のアドレス機構へ供給す
ることにより、これらの置換マイクロ命令を書込
可能制御記憶へ転送させる。アドレス置換機構に
よつて発生される主記憶アドレスは、読取専用記
憶に関連する複数のマイクロ命令アドレスの関数
である。所与の主記憶位置を識別するこの置換ア
ドレスは、可能な複数の障害マイクロ命令のうち
特定のマイクロ命令を識別するために利用される
所与のマイクロ命令をアクセスする。こうするこ
とにより、当初の障害マイクロ命令を訂正するた
めの特定の置換マイクロ命令をアクセスすること
ができる。

発明の分野 本発明はデータ処理システム中のマイクロプロ
グラム制御記憶エレメントに係り、更に詳細に説
明すれば読取専用記憶及び書込可能制御記憶から
成り、読取専用記憶からアクセスされた既知の障
害マイクロ命令に代わる置換マイクロ命令を供給
するために書込可能制御記憶を利用するようにし
た制御記憶エレメントに係る。

米国特許第3800293号、第3958227号、第
3976865号及び第4008460号は、本発明を包含する
制御記憶機構の種々の要素を開示しており、必要
に応じて本明細書でも参照される。

従来のプログラム記憶式データ処理システムで
は、一般に該システムを制御するための２つの技
法が実現されている。その一方はハードワイア
ド・シーケンサを設計するというものであり、他
方はマイクロプログラムを構成するマイクロ命令
のシーケンスを記憶するための記憶装置を備えた
制御記憶エレメント（以下CSEと略す）を設計
するというものである。いずれにしても、主記憶
から中央処理ユニツト（以下CPUと略す）へ転
送される機械命令は、加減乗徐の如き遂行べき機
能を決定するために、そのオペレーシヨン
（OP）コードを解釈されねばならない。CSEが利
用される場合、このOPコードは一般に要求され
た機能を実行するに必要なマイクロプログラムの
第１マイクロ命令をアクセスするために所与の記
憶装置をアドレスする。

CSEが取りうる種々の形態の優れた説明は、
A.J.Agrawala et al.“Microprogramming：
Perspective and Status”、IEEE Transactions
On Computers、Vol， Ｃ―23、No.８、August
1974、page817なる文献に記載されている。或る
形態のCSEはマイクロプログラムを構成するマ
イクロ命令のシーケンスを記憶するために利用さ
れる少くとも２種類の記憶装置を含む。一方の記
憶装置は読取専用記憶（ROS）であり、他方の
記憶装置は書込可能制御記憶（WCS）である。
ROSはアドレス可能なマイクロ命令を構成する
処の２進ビツト・パターンから成り、これはデー
タ処理システムの動作中に変更されないのであ
る。或る種のデータ処理システムでは、ROSは
その製造時に内容を固定されるような永久的に構
成された記憶装置でありうる。他の形態のROS
は非持久性記憶であり、これは必要に応じて情報
を記憶しうるが、一旦マイクロ命令を初期設定又
はロードされた後はその内容を変更することがで
きない。これに対し、WCSは読取―書込型のア
ドレス可能な記憶装置であつて、マイクロ命令を
動的に記憶することが可能であり、データ処理中
の条件に応じてその内容を動的に変更することが
できる。この型のCSE構成は、米国特許第
3478322号及び第3735363号に示されている。

CSEを含む現用のデータ処理システムはCPU
に加えて主記憶を含み、この主記憶はシステムに
よつて実行べきデータ及びプログラムを記憶す
る。また、システム全体の基本制御を与えるプロ
セツサ・コントローラ又は操作卓も含まれる。こ
のプロセツサ・コントローラの機能は、データ処
理システムへの電源がオンになつたとき、必要な
情報を当該データ処理システムヘロードすること
である。

主記憶の或る領域は、多数のシステム制御デー
タ・ブロツク（データ処理システムを動作させる
に必要なすべてのマイクロプログラムを含む）の
ために予約される。主記憶のこの予約領域はデー
タ処理システムにつて実行されるプログラム命令
によつてはアドレス不能であるが、マイクロ命令
の制御下でCPUによつてアドレスすることがで
きる。データ処理システムを初期設定するため、
プロゼツサ・コントローラはすべてのマイクロコ
ード及びシステムによつて必要とされる他の制御
情報を主記憶の予約領域へ転送する。プロセツ
サ・コントローラは特別のデータ経路を利用する
ことにより、予じめ指定された情報をCPU中の
種々のレジスタ、トリガ又は記憶アレイへ記憶さ
せることができる。もしCSEのROSが読取―書
込型の記憶装置であれば、かかるROSについて
も同様の操作を行うことができる。一方、もし
CSEのROSが永久型の記憶装置であれば、この
ような操作は必要ない。WCSが設けられる場
合、これはプロセツサ・コントローラによつて初
期設定されうるか、又はWCSで利用されうるす
べてのマイクロコードがプロセツサ・コントロー
ラによつて少くとも主記憶へ記憶されうる。

CSE中のROS、一般に、使用頻度の高いマイ
クロコードを記憶するために使用される。ROS
は必要なマイクロ命令のシーケンスを与えるよう
な永久的ビツト・パターンを備えて製造され、記
憶密度が大きく且つ高速度であるが、WCSに比
較すると相対的に高価である。このようなROS
を含むデータ処理システムの設計又は設計が完了
した後に、前以て作成されたBOS中のマイクロ
命令の障害（エラー）が度々見出されることがあ
り、また障害のあるマイクロ命令が訂正された後
であつても、ROSのハードウエア機構が依然と
して永久的障害を生じることがある。さらに
ROSに永久的に記憶されるようなマイクロコー
ドの当初の内容は、データ処理システムの設計時
に知られている機構、機能及び実行すべき命令に
応じて決定されるものであるが、ROSのビツ
ト・パターンを変更することを必要とするような
新しい機構、機能又は新しく定義されたプログラ
ム命令が望まれる場合には、長期間にわたつて高
価な手続を取ることが必要となるということがあ
る。しかし、このような場合、既に使用されてい
るデータ処理システムを変更することは容易では
ない。

発明の要約 本発明の目的は、２進入力数によつてアクセス
される第１及び第２記憶アレイから得られるよう
な置換２進出力数の範囲を圧縮することである。

前記及び他の目的が実現されるデータ処理シス
テムは、主記憶、CPU、プロセツサ・コントロ
ーラ及びCSEを含む。CSEは、マイクロ命令を
記憶するために、ROS及びWCSを含む。ROSは
アドレス可能な予定数のマイクロ命令を保持す
る。WCSは、多くのデータ処理システムの主記
憶とCPUの間に見出されるような高速バツフア
（キヤツシユ）と実質的に同等の機能を有する。
つまり、WCSは、マイクロコードのために予約
された主記憶領域に記憶可能なすべてのマイクロ
命令のうち、少数のマイクロ命令を保持するにす
ぎないのである。WCSは完全アソシアテイブな
記憶装置であつて、WCS中のマイクロ命令を識
別するためのアドレス・デイレクトリを含む。こ
の識別を行うため、主記憶をアクセスして１群の
マイクロ命令をWCSへ転送するために利用され
る主記憶アドレスを使用する。WCSの容量は制
限されているので、LRU（Least Recently
Used）置換アルゴリズムが実現される。新しい
マイクロ命令が主記憶からWCSへ転送される場
合、この置換アルゴリズムは新しいマイクロ命令
の群によつて置換さるべきWCSの特定部分を識
別する。WCSは、前掲の米国特許第3976865号及
び第4008460号の教示に従つて動作する。必要に
応じて主記憶からWCSへ行われるマイクロ命令
群の動的転送は、Ｉ／Ｏ装置と主記憶の間のデー
タ転送に類似しており、「ページング」と呼ばれ
る。このため、WCSはページ可能制御記憶（以
下PCSと略す）と呼ばれる。

本発明はCSE中の障害マイクロ命令に訂正作
用を施すために前述の如き機構を利用する。本発
明は停止アレイと呼ばれる記憶装置を含み、また
２つの記憶アレイからなるアドレス置換機構を含
む。停止アレイはROSでアドレス可能な各マイ
クロ命令に関連するシングル・ビツト位置を含
む。ROSから読取られた特定マイクロ命令の動
作中に障害（エラー）が検出される場合、保守担
当者はプロセツサ・コントローラに必要な情報を
与えることにより、停止アレイの関連するビツト
位置を２進１へ変化させる。停止アレイは、
ROSをアクセスするため利用されるものと同じ
マイクロ命令アドレスでアクセスされる。この対
応するビツト位置が読取られ且つ２進１として検
出される場合、障害マイクロ命令の実行が禁止さ
れる。

停止アレイからの停止信号に応答して、ROS
にある障害マイクロ命令のアドレスがアドレス置
換機構で利用され、かくて該機構はこの障害マイ
クロ命令に代わるべき置換マイクロ命令の主記憶
アドレスを（そのアドレス変換機能を通して）供
給する。

このようにしてアドレス置換機構から主記憶ア
ドレスが供給された場合、置換マイクロ命令を
PCSからアクセスして当該マイクロ命令サイクル
に対する訂正動作を与えるために前述のアドレ
ス・デイレクトリ及び転送機構が利用される。も
しアドレス・デイレクトリが一致を指示するなら
ば、PCSは既に置換マイクロ命令を保持している
ので、これは直ちにアクセスされることになる。
一方、もしアドレス・デイレクトリが不一致を指
示するならば、主記憶からの転送が開始される。
通常の処理は、置換マイクロ命令が実行された後
に再開する。

保守担当者は、プロセツサ・コントローラを使
用して、置換マイクロ命令が置かれた主記憶アド
レスを指定する。こうすると、ROSからアドレ
スされた障害マイクロ命令に対する特定の置換マ
イクロ命令識別するに必要な主記憶アドレスの量
を圧縮することができる。データ処理システムが
初期設定される場合、現情報を停止アレイ及びア
ドレス置換機構へロードするためにCSEに至る
プロセツサ・コントローラのデータ経路が利用さ
れ、かくてアドレス置換機構から主記憶をアクセ
スするための変換アドレスが供給される。本発明
では、ROSに置かれた8K個のマイクロ命令及び
第１サイクル制御記憶に置かれた256個の第１サ
イクル・マイクロ命令のうちの任意の障害マイク
ロ命令に対する置換マイクロ命令を供給するため
に、2K個の主記憶アドレスが必要となるにすぎ
ない。また永久的な主記憶アドレス情報を、アド
レス置換機構の第１及び第２アレイに記憶するこ
とができる。これらの第１及び第２アレイは互い
にオーバラツプするアドレス入力の第１及び第２
フイールドで以てアクセスされるが、ROSをア
クセスするために使用されるXYブランチ・ビツ
トを利用していない。これらのXYランチ・ビツ
トが保存されるのは、特定のブランチ群における
２以上の障害マイクロ命令にする置換マイクロ命
令を与えるために、主記憶アドレスを発生するこ
とが必要とされるような場合である。保持担当者
は、ROSからの１つの障害マイクロ命令に対す
る置換マイクロ命令を与えるために前記のように
して発生された主記憶アドレスに適正な置換マイ
クロ命令を挿入するか、又は以前に記憶された
XYブランチ・ビツトに基づいてマイクロ命令を
挿入する。本発明は特定のブランチ群における２
つ以上の障害マイクロ命令に訂正作用を施すだけ
でなく、第１サイクル・マイクロ命令についても
訂正作用を施すのであり、従つて５つの障害マイ
クロ命令について必要な訂正作用を行うことがで
きるのである。

詳細な説明 第１図は、現用データ処理システムのプロセツ
サ・コントローラ２０、主記憶２１及びCSEの
関係を示す。但し、第１図には本発明を理解する
に必要なCSEの部分だけが図示されている。
CSEには制御記憶データ・レジスタ（以下CSDR
と略す）２２を含み、これは各サイクル毎に読取
専用記憶（以下ROSと略す）２４又はページ可
能制御記憶（以下PCSと略す）２５から線２３を
介して受取られる１つのマイクロ命令を記憶す
る。

CSDR２２に記憶される各マイクロ命令は多数
の制御フイールドを含み、該フイールドを解読す
ることによつてデータ処理システムのデータ流、
論理及び算術演算が制御される。CSEを利用す
る多くの現用データ処理システムでは、各マイク
ロ命令はまた次のマイクロ命令を順次にアドレス
するに必要な情報を含む。この次のマイクロ命令
のアドレスは慣例的に記号「NA」で略称され、
CSDR ２２のビツト位置０ないし１３を占有す
る。またマイクロ命令シーケンス中でブランチ能
力を与えるために、各マイクロ命令はＸブラン
チ・ビツト２７及びＹブランチ・ビツト２８を含
む。これらのブランチ・ビツト２７及び２８はデ
ータ処理システムの特定の条件を選択するように
符号化されているが、これは所与のマイクロプロ
グラム・ブランチを行わしめる符号化情報を与え
るためである。ブランチ能力の使用については後
述する（このブランチ能力は前掲の米国特許第
3958227号に詳述されている）。これらのブラン
チ・ビツトの解読結果は第１図の線２９に反映さ
れ、かくて４つのアドレス可能なマイクロ命令の
うち１つのマイクロ命令が選択され、ROS ２
４又はPCS ２５からアクセスされ、線２３を介
してCSDR ２２へ転送される。

データ処理システムのマイクロ命令シーケンス
を作成しているマイクロプログラマは、ROS
２４又はPCS ２５からのマイクロ命令を選択的
にアクセスするように、CSDR ２２中の各マイ
クロ命令を符号化することができる。この選択は
NAビツト位置０の状態によつて行われる。即
ち、このNAビツト位置０の内容が２進０である
と、残りのNAビツトはアドレス解読器３０へ加
えられ、かくてROS ２４のアクセスを行わし
める。一方、NAビツト位置０の内容が２進１で
あると、PCS ２５に関連するアドレス解読器３
１が有効となる。

一層詳細に説明すれば、線３２によつて指示さ
れるように、NAビツト位置０の内容が２進０で
あると、ゲート３３が活勢となり、NAビツト１
ないし１３を線３４を介してROS ２４のアド
レス解読器３０へ転送する。一方、線３５によつ
て指示されるように、NAビツト０の内容が２進
１であると、ゲート３６が活勢となつてNAビツ
ト１ないし10を線３７を介みてページ可能なドア
レス・デイレクトリ３８へ転送する。また線３５
上の信号はゲート３９を活勢にする事により、
NAビツト１１ないし１３を線４０を介してPCS
２５のアドレス解読器１へ転送する。PCS２５の
アドレス解読器３１で利用される残りのアドレス
は、ページ可能アドレス・デイレクトリイ３８に
関連する符号化機構４２から線４１を介して転送
される。

ページ可能アドレス・デイレクトリイ３８の適
正な動作は、LRU機構４３によつて与えられる
ような置換アルゴリズムを必要とする。前掲の米
国特許第3976865号及び第4008460号には、ページ
可能アドレス・デイレクトリイ３８、符号化機構
４２及びLRU機構４３の機能が詳述されてい
る。

前述のように、主記憶２１の予約領域４４は、
必要に応じてPCS２５へ転送されるマイクロコー
ドのために予約されている。この予約領域４４
は、プロセツサ・コントローラ２０からマイクロ
コドをロードされる。主記憶２１から線４５を介
して或る量のマイクロコードを転送する場合、主
記憶２１は連続的な512個の８ビツト・バイトを
線４５を介してPCS ２５へ転送するようにアド
レス解読器４６によつてアドレスされる。これら
の５１２バイトは32個のマイクロ命令、即ち１ラ
インのマイクロ命令を与えるように構成されてい
る。

NAビツト１ないし１３が構成される様式に従
つて、NAビツト１１ないし１３並びにXYブラン
チ・ビツト２７及び２８は、１ラインを構成する
32個のマイクロ命令のうち特定のマイクロ命令を
識別する。残りのNAビツトは、セグメント（１
セグメント＝32ライン）及び該セグメント中のラ
イン（１ライン＝512バイト＝32マイクロ命令）
を識別するように構成されている。つまり、NA
ビツトないし５はマイクロコードの32セグメント
を識別可能であり、NAビツト６ないし10はマイ
クロコードの特定セグメントにある32ラインを識
別可能である。NAビツト１ないし１３並びにXY
ブランチ・ビツト２７及び２８のこのアドレス能
力は、予約領域４４に記憶可能な32K（1K＝
1024）個のマイクロ命令をアドレスすることを可
能にする。本発明の実施態様は、このアドレス能
力の全部を利用しているわけではない。特に、
ROS ２４は8K個のマイクロ命令を永久的に記
憶するように設計された。従つて、そのアドレス
解読器３０はNAビツト０ないし１２を受取るよ
うに図示されているけれども、8K個のマイクロ
命令の１つをアクセスするにはNAビツト３ない
し１３並びにXYブランチ・ビツト２７及び２８
が必要とされるにすぎない。

第１図に示すように、PCS２５は32ラインのマ
イクロ命令、即ち1K個のマイクロ命令を記憶す
るように構成されている。前掲の米国特許第
3976865号及び第4008460号の教示に従つて、線３
５の信号によつて指示されたページ可能な主記憶
アドレスを指定するNAビツト１ないし１０はペ
ージ可能アドレス・デイレクトリイ３８における
連想探索を開始させ、かくてアドレスされている
マイクロコードを保持しているPCS ２５のライ
ンが存在するか否かが決定される。もし要求され
たラインがPCS ２５に記憶されているならば、
ページ可能アドレス・デイレクトリイ３８中の諸
レジスタのうち関連する１つのレジスタが一致を
指示し、これに応じて符号化機構４２によつて符
号化された５アドレス・ビツトが線４１に供給さ
れるので、これを利用してPCS ２５中の適正な
ラインを選択することができる。残りのNAビツ
ト１１ないし１３は、このラインから４つのマイ
クロ命令を有する１つのブランチ群を選択するた
めに、線４０を介してアドレス解読器３１へ転送
される。このブランチ群における４つのマイクロ
命令のうち、線２３を介してCSDR ２２へ転送
べき特定のマイクロ命令は、XYブランチ・ビツ
ト２７及び２８の解読結果２９によつて選択され
る。

一方、もしNAビツト１ないし１０によつて識
別されるページ可能マイクロコードのラインがペ
ージ可能アドレス・デイレクリイ３８で一致を見
出さなければ、不一致を指示する線４８上の信号
がゲート４９を活勢にし、NAビツト１ないし１
０を線５０を介してアドレス解読器４６へ転送す
るので、当該ラインを構成する512バイトを線４
５を介して転送する動作が開始される。前掲の米
国特許第4008460号の教示に従つたLRU機構４３
は、当該ラインを受取るために最も長い間使用さ
れなかつたPCS ２５中の特定ラインを選択す
る。またこれに応じて、NAビツト１ないし１０
がページ可能アドレス・デイレクトリイ３８の関
連するレジスタに記憶される。

第２図は第１図に図示された装置の幾つかの部
分を示す。第１図と同じ要素については、同じ参
照番号が付されていることに注意されたい。第２
図には、現用データ処理システムにおけるCSE
の追加の構成が含まれる。現アドレス・レジスタ
５１はXYブランチ・ビツトを含む完全なアドレ
スを記憶し、該アドレスはCSDR ２２へ転送す
べきマイクロ命令をアクセスするために利用され
る。各マイクロ命令のNAフイールド５２が第１
図のアドレス解読器３０又は３１へ転送される場
合、これは線５３を介して現アドレス・レジスタ
５１にも転送される。従つて、現アドレス・レジ
スタ５１は、制御フイールド２６が有効であるサ
イクル中にCSDR ２２へ転送される各マイクロ
命令のアドレスを保持するのである。第２図に示
した他のレジスタは補助アドレス・レジスタ５４
であり、該レジスタはCSEの順序づけの間に他
の源から線５５を介して制御記憶アドレス情報を
受取る。

また第２図にはCSEの追加入力が示されてい
るが、これはCSE中の第１サイクル制御記憶を
開示する前掲の米国特許第3800293号に従つて設
けられたものである。つまり、所与の機械命令を
実行する第１サイクルには、該第１サイクルにつ
いてのみ利用される第１サイクル制御記憶をアク
セスするために当該機械命令のOPコードが利用
されるということである。第２図の線５６は、こ
のような機械命令のOPコードを受取る。線５７
上の信号が機械命令実行の第１サイクルを指示す
る場合、ゲート５８が活勢となつて、そのOPコ
ードを線５９を介して現アドレス・レジスタ５１
へ転送する。従つて、第１サイクルにアクセスさ
れるマイクロ命令がCSDR ２２に記憶される間
に、現アドレス・レジスタ５１は線５６のOPコ
ードを記憶することになる。

前述のように、第１図のROS ２４に記憶さ
れた過去に作成済みのマイクロコードの通常の順
序づけを変更することが望ましい、という状況が
頻繁に生ずる。これらの状況には、(1)マイクロ命
令中に永久的エラーが存在すること、(2)特定のマ
イクロ命令は正常であるが、データ処理システム
の他のハードウエアが訂正を要するエラー条件を
生ぜしめること、(3)第１サイクル制御記憶からア
クセスされたマイクロ命令に障害があること、又
は(4)新しく定義された機械命令のOPコードに応
答するように要請されていること、等が含まれ
る。これらの状況に遭遇した場合、本発明は、
CSDR ２２へ転送されるマイクロ命令の通常の
機能を禁止するとともに、第１図のPCS ２５か
ら置換マイクロ命令をアクセスすることを可能に
するのである。

このような結果を達成すべき本発明の装置は、
第１サイクル停止アレイ６０、ROS停止アレイ
６１及びアドレス置換機構６２を含む。アレイ６
０及び６１の各々は、エラーを生じうる各マイク
ロ命令ごとにシングル・ビツトの記憶位置を有す
る。もし線５６を介して受取られたOPコードが
通常のように８ビツト位置を有するならば、第１
サイクル停止アレイ６０は256ビツトの記憶位置
を有する。本発明の実施態様に従つて、ROS２
４は8K個のマイクロ命令を記憶するので、ROS
停止アレイ６１も8Kビツトの記憶位置を有す
る。

線５９上のOPコード又は（ROS ２４のアド
レスを指示する線３２の信号によつてートされる
如き）線５３上のNAフイールド５２によつて、
第１サイクル停止アレイ６０又はROS停止アレ
イ６１がアクセスされる場合、このアクセスされ
たビツト記憶位置中の２進１は線６４を介して停
止信号を供給し、以てエラー条件を指示する。こ
の停止信号は線６５を介してCSDR ２２へ供給
され、かくて第１図のROS ２４又は第１サイ
クル制御記憶からアクセスされたマイクロ命令の
制御フイールド２６の動作を禁止する。

第１図のプロセツサ・コントローラ２０はデー
タ処理システムの初期設定中に利用され、第１サ
イクル停止アレイ６０又はROS停止アレイ６１
に対する２進１及び２進０の適正なパターンを供
給する。この情報は保守担当者によつて作成さ
れ、初期設定プロセスの間に線６６ないし６８を
介してこれらのアレイ６０及び６１へ入力され
る。マイクロ命令の実行を変更する必要が生ずる
と、保守担当者によつて適正なビツト・パターン
が作成され、禁止すべきマイクロ命令に関連する
停止アレイ６０及び６１中のアドレスに記憶され
る。

線６４に停止信号が生ぜられる合、現アドレ
ス・レジスタ５１に記憶されたマイクロ命令のア
ドレスは、置換マイクロ命令をアクセスするため
に、ゲート７０及び線６９を介してアドレス置換
機構６２へ転送される。この場合、アドレス置換
機構６２は現アドレス・レジスタ５１に記憶され
たアドレスを主記憶アドレスに変換し、これを線
７１を介して補助アドレス・レジスタ５４へ転送
する。このアドレス変換プロセスの一部として、
参照番号７２の箇所に２進０として示した現アド
レス・レジスタ５１のビツト位置０の内容は２進
１へ変換され、そしてこれは補助アドレス・レジ
スタ５４の箇所７３に与えられる。その後、補助
アドレス・レジスタ５４に記憶された主記憶アド
レスは線７４を介してページ可能アドレス・デイ
レクトリイ３８へ転送され、かくて第１図に関連
して説明した如きPCS ２５の通常のアクセス機
能を開始させる。

第１図のプロセツサ・コントローラ２０は線６
６及び７５を介して情報を入力するために利用さ
れるが、これは初期設定プロセス中に障害マイク
ロ命令に置換わるべきマイクロ命令の主記憶アド
レスを与えるためである。線７５上の主記憶アド
レスは現アドレス・レジスタ５１に置かれた障害
マイクロ命令のアドレスと関連づけられるもので
あり、アドレス置換機構６２に記憶される。この
結果、障害マイクロ命令のアドレスが利用される
ときは、線７１に通常にこの置換マイクロ命令の
主記憶アドレスが発生される。

第３図は、第２図のアドレス置換機構６２へ入
力すべき置換マイクロ命令の主記憶アドレスを生
成しうる種々の代替方法を示す。１つの技法は
8K個のROSアドレス７６の各々に関連して主記
憶アドレス７７を設け、以て8Kの記憶パツチ領
域７７を作成することを必要とする。この技法に
よれば、第２図のアドレス置換機構６２は現アド
レス・レジスタ５１中のビツト位置０の内容を２
進０から補助アドレス・レジスタ５４中の２進１
へ変換するだけでよい。この技法はアドレス置換
機構６２の構成を非常に簡単にする反面、主記憶
中の8Kのアドレス空間がマイクロ命令のために
永久的に予約されねばならず、従つて主記憶のア
ドレス空間を無駄に使用するという欠点がある。

第３図に示した他の代替方法では、8Kのアド
レス置換テーブル７８をアドレスするためにNA
ビツト５３が使用される。つまり、8K個の可能
なROSアドレスの各々がアドレス置換テーブル
７８にアドレス可能なエントリを有するのは、特
定のアドレスが障害マイクロ命令に対するアクセ
スを与える場合だけである。従つて、第２図のア
ドレス置換機構６２は障害マイクロ命令を検出す
るだけでなく、参照番号７９の箇所に示すよう
に、ROSの各不良位置ごとに唯１つの主記憶位
置を予約するという能力をも与える。このよう
に、比較的高価なアドレス置換テーブル７８を含
ましめることにより、主記憶２１中で高度の圧縮
を実現することができ、置換マイクロ命令のため
に取つておかれる空間は極めて僅かなものとな
る。

第２図に示したアドレス置換機構６２の望まし
い形式については後述するが、これらは第３図の
参照番号８０及び８１の箇所に略示されている。
8KのROSアドレス空間は、図示の如き記憶パツ
チ領域８１へ圧縮することができる。この記憶パ
ツチ領域８１は、置換マイクロ命令のために予約
されねばならない主記憶アドレスの量と、第２図
のアドレス置換機構６２によつて遂行されるアド
レス変換の費用及び効率との間の、妥協の産物で
ある。図示の如く、8KのROSアドレス空間８０
は16進表示のアドレス0000ないし1FFFの範囲に
あり、記憶パツチ領域８１は16進表示の主記憶ア
ドレスF800ないしFFFFの範囲にあつて、全体
で2K個のマイクロ命令アドレスを与える。16進
表示は周知であるが、参考のために第５図には16
進デイジツトを表わす４ビツトの表示が示されて
いる。

第４図は、第２図の現アドレス・レジスタ５１
と補助アドレス・レジスタ５４の間に設けられた
アドレス置換機構６２の第１実施態様を示す。こ
のアドレス置換機構６２は、第１変換アレイ８２
及び第２変換アレイ８３から成る。変換すべきア
ドレスは、第１サイクル形式８４又は他の任意の
ROSアドレス形式８２を有しうる。第１サイク
ル・マイクロ命令のアドレスは、ビツト位置４な
いし１１に８ビツトのOPコードを含む。またそ
のビツト位置１２にはモード・ビツトＭに示され
ているが、これはたとえば２種類の命令セツトを
有するようなデータ処理システムにおけるOPコ
ードの存在を指示しうる。参照番号８４の箇所に
示した残りのビツト位置は２進０である。参照番
号８５の箇所では、ROSアドレス範囲ないし０
ないし8Kを指示するためにビツト位置３ないし
１５が必要とされるにすぎい。ビツト位置０ない
し２はすべての場合に２進０であり、所与の
ROSアドレスを指示する。

変換されたアドレスは、第１及び第２の変換ア
レイ８２及び８３から補助アドレス・レジスタ５
４に挿入される。ビツト位置０ないし２はプリフ
イツクス値であつて、現アドレス・レジスタ５１
では所与のROSアドレスを指示するが、これは
第１図のPCS ２５をアクセスするために利用さ
れる主記憶のページ可能アドレスを指示するよう
に２進１へ変更される。

主記憶アドレスを圧縮するという望ましい特性
は、第１変換アレイ８２及び第２変換アレイ８３
を設けることによつて実現される。これらのアレ
イ８２及び８３は、現アドレス・レジスタ５１に
置かれたアドレス情報の第１及び第２フイールド
を利用してそれぞれアドレスされる。即ち、第１
変換アレイ８２はビツト位置３なし９によつてア
ドレスされ、第２変換アレイ８３はビツト位置１
０ないし１５によつてアドレスされる。アレイ８
２及び８３の各々にあるアドレスされた部分は、
保守担当者によつて決定され且つプロセツサ・コ
ントローラ２０から受取られる如き適正な主記憶
アドレスを与えられている。第１変換アレイ８２
の出力はビツト位置３ないし９に置換アドレスを
与え、第２変換アレイ８３の出力はビツト位置１
０ないし１５に置換アドレスを与える。このよう
にして補助アドレス・レジスタ５４へ与えられる
置換アドレスは、第２図のページ可能アドレス・
デイレクトリイ３８をアクセスするために、線７
４を介して転送される。

第５図は、特定のROSアドレスで誤動作が認
識されるとき保守担当者によつて決定される如き
情報を、第４図の第１変換アレイ８２及び第２変
換アレイ８３へ記憶する場合の、論理的背景を説
明するためのものである。第５図「現アドレス」
と称する見出しの下には、16進表示で０ないしＦ
の範囲にある16個のROSアドレスが例示されて
いる。各ROSアドレスの指示は、左端の２進ビ
ツト位置（そのすべては２進０である）によつて
示される。アドレス番号２、９及びＤにおけるマ
イクロ命令の誤動作は、星印によつて指示される
「ページ可能アドレス、圧縮なし」と称する見出
しの下には、最上位の２進ビツト位置のみを２進
０から２進１へ変更するようなアドレス変換技法
が図示されている。この場合、置換マイクロ命の
ために16個の主記憶アドレスが取つておかれねば
ならない。第５図の「圧縮あり」と称する見出し
の下には、置換マイクロ命令のために取つておけ
ねばならない主記憶アドレスの個数を圧縮するた
めに、第１変換アレイ８２及び第２変換アレイ８
３を使用する技法が図示されている。

第５図に示すように、第１変換アレイ８２は現
アドレスの最初の２ビツトによつてアドレスさ
れ、第２変換アレイ８３は第２の２ビツトによつ
てアドレスされる。

アドレス番号２の箇所に示したエラー条件に応
じて変換アレイ８２及び８３がアドレスされ、か
くて16進数０の変換アドレス出力を供給する。第
２のエラー条件は、アドレス番号９の箇所に示さ
れている。変換アレイ８２及び８３は、16進数１
の出力を供給するように保守担当者によつて変換
アドレスを与えられる。

第３のエラー条件がアドレス番号Ｄで認織され
る場合、保守担当者によつて供給される変換アド
レスは、変換アレイ８２及び８３がエラー・アド
レス９によつてアクセスされるとき供給するよう
な出力とは異なる出力を供給しなければならな
い。第１変換アレイ８２は、一意的な変換アドレ
スを作成するに必要な情報を与えられる。こうす
るため、最初の２アドレス・ビツトによつてアド
レスされる第１変換アレイ８２中の位置は出力
“01”を与えるように変更される。その結果、変
換アレイ８２及び８３によつて供給される変換ア
ドレスは、ROSのエラー・アドレスＤに対する
16進数５のページ可能アドレスを生ずる。

第４図に従つて実現されたアドレス置換機構６
２は、一意的な変換及び主記憶アドレスの圧縮を
効率的且つ経済的に行うことを可能にする。この
ことは、可能な8K個のアドレスのうち所与のサ
ブセツトだけが置換マイクロ命令を必要とするに
すぎない、という認識に基づくものである。16ビ
ツトの出力を供給する8Kのアドレス置換テーブ
ル７８（第３図）に比較して、変換アレイ８２及
び８３のサイズ及びコストが実質的に削減される
ことは明らかである。変換アレイ８２及び８３の
各々は安価な256×８メモリ・チツプを利用して
構成することができ、しかも置換を実際に必要と
する多数のマイクロ命令について十分な変換能力
を与えることができる。

本発明は、第６図に示されている。この実施態
様でも第１変換アレイ８８及び第２変換アレイ８
９が設けられており、その各々はそれぞれが８ビ
ツトの出力を与える256個の記憶位置を有する。
これらのアレイ８８及び８９は、インタリーブ式
に与えられる現アドレス・レジスタ５１の８ビツ
トで以てアドレスされる。つまり、第１変換レイ
８８をアドレスするためにアドレス・ビツト３な
いし１０が利用されるのに対し、第２変換アレイ
８９をアドレスするためにアドレス・ビツト６な
し１３が利用されるのである。第６図に示した実
施態様が第４図の実施態様と異なるのは、現アド
レス・レジスタ５１に置かれたアドレスの第３フ
イールド、即ち下位のXYブランチ・ビツトが、
ゲート９０に加わる停止信号６４によつて対応す
るＸリガ９１及びＹトリガ９２へゲートされると
いう点である。

第６図の実施態様では、8K個のROSマイクロ
命令及び256個の第１サイクル・マイクロ命令の
任意のものに対する置換マイクロ命令を与えるた
めに、2K個のマイクロ命令アドレスが主記憶中
に取つておかれるにすぎない。

第６図に示したアドレス置換機構６２の実施態
様が第４図の実施態様と異なるのは、第１変換ア
レイ８８及び第２変換アレイ８９の２進ビツトパ
ターンを固定することができ、従つて障害マイク
ロ命令が後で検出されたときその内容を変更する
必要がないという点である。図示の如く、第１サ
イクルの間に作成される諸アドレスを含むROS
アドレスの範囲は、参照番号９３の箇所に示すよ
うに16進数0000から1FFFにまで及び、全体で8K
である。第１図の予約領域４４に取つておかれる
2Kの主記憶アドレスは、参照番号９４の箇所に
示すF800から参照番号９５に示すFFFFまでの
アドレス範囲を有するようにされる。これらの値
は第１変換アレイ８８及び第２変換アイ８９に永
久的に挿入することができるが、保守担当者に融
通性を与えるために必要に応じてこれらの範囲内
にある主記憶アドレスをこれらのアレイを利用し
て効率的に作成することもできる。永久的な割当
を行うと、保守担当者にとつて必要な事柄は、第
１図のプロセツサ・コントローラ２０を利用して
第２図の第１サイクル停止アレイ６０又はROS
停止アレイ６１を更新し且つ第１図の予約領域４
４にある適正な位置に記憶すべきマイクロ命令を
作成するに必要な情報を与えることだけになる。

変換アドレスのために予約された主記憶２１中
の2K個のマイクロ命令アドレスは、「シノニム」
問題を惹起する。つまり、第１図のPCS ２５を
アクセスするために補助アドレス・レジスタ５４
に与えられる置換アドレスは、４つの可能な
ROSマイクロ命令及び１つの可能な第１サイク
ル・マイクロ命令（1CW）に関連するというこ
とである。XYブランチ・ビツトは所与のブラン
チ群にある特定のマイクロ命令を識別し、第２図
のROS停止アレイ６１をアクセスするために使
用される。もし特定のブランチ群にある２以上の
マイクロ命令がエラーを有しているならば第１及
び第２の変換アレイ８８及び８９をアドレスする
ために利用されるアドレス・ビツト３ないし１３
は、置換マイクロ命令を必要とする特定のマイク
ロ命令を識別するような変換アドレスを与えない
ことになる。

補助アドレス・レジスタ５４に挿入される変換
ドレスは、第１の型又は第２の型として符号化さ
れるような保守担当者によつて供給されるマイク
ロ命令へのアクセスを与える。もし所与のブラン
チ群の唯一つのマイクロ命令にエラーがあること
が知られているならば、変換アドレスは第１の型
の置換マイクロ命令をアクセスし、そしてこの置
換マイクロ命令は障害マイクロ命令に代わつて直
ちに実行されうる。もし所与のブランチ群にある
第２のマイクロ命令にエラーがあることが決定さ
れるならば、保守担当者は、このブランチ群にあ
る障害マイクロ命令の各々に関連する置換マイク
ロ命令へのアクセスを与えるために、適正に符号
化されたXYブランチ・ビツトを有する第２の型
のマイクロ命令へのアクセスを与えねばならな
い。換言すれば、PCS ２５のアクセス機構を通
して変換アドレスによつてアクセスされるマイク
ロ命令は、第１図に示す如きＸブランチ・ビツト
２７及びＹブランチ・ツト２８を含み、これらの
ビツトはＸトリガ９１及びＹトリガ９２の２進状
態をサンプルするように符号化されるということ
である。

この概念は第７図に示されている。第７図の左
側には、XYブランチ・ビツトの組合せが第１サ
イクル・ワード（1CW）とともに示されてい
る。第６図において、第２図の第１サイクル停止
アレイ６０が第１サイクルの間に停止信号を生ず
る場合、第１サイクルワード・トリガ９６がセツ
トされるので、その状態をマイクロ命令のブラン
チ解読論理によつて後でサンプルすることができ
る。

第７図に示すように、第１図のROS ２４に
ある特定のブランチ群からの２つのマイクロ命令
は、第２図のROS停止アレイ６１の出力線６４
に与えられる停止信号によつて、エラー状態にあ
るものと指示される。現アドレス・レジスタ５１
に置かれたアドレス・ビツト３ないし１３によつ
て識別されるブランチ群は第１及び第２の変換ア
レイ８８及び８９からの出力を与えるように示さ
れており、第１図の主記憶２１をアドレスするた
めに利用される変換アドレスＦ８００を与える。
この変換アドレスＦ８００に置かれたマイクロ命
令は第２の型であり、Ｘトリガ９１及びＹトリガ
９２をテストのためにそれぞれ指定するようなＸ
ブランチ・ビツト２７及びＹブランチ・ビツト２
８を有している。変換アドレスＦ８００に置かれ
たマイクロ命令はNAフイールドＦ８０４を指定
し、これに応じて参照番号９７の箇所に示したブ
ランチ群がPCS ２５からアクセスされる。この
ブランチ群のうち特定のマイクロ命令は、第６図
のＸトリガ９１及びＹトリガ９２の２進状態に応
じて、CSDR ２２へ読取られる。たとえば、も
し参照番号９８の箇所に示したXYブランチ・ビ
ツト０１によりアクセスされた所与のマイクロ命
令によつて停止信号が発生されたならば、アドレ
スＦ８００にあるマイクロ命令でＸトリガ９１及
びＹトリガ９２をサンプルすることにより参照番
号９９の箇所に示したマイクロ命令が第１図の
CSDR ２２へ読取られることになる。これは第
１の型のマイクロ命令であり、障害マイクロ命令
に対する固定（fix）を与えるような置換マイク
ロ命令である。同様に、参照番号１００の箇所に
示したブランチ群９７中のマイクロ命令は、参照
番号１０１の箇所でエラーを有するものと指示さ
れたマイクロ命令に対する置換マイクロ命令とし
て、CSDR ２２へ転送されるのである。

もし第１サイクル・ワード（1CW）にエラー
があることが参照番号１０２の箇所で決定された
ならば、このエラー状態に対する固定を与えるよ
うに第１図の主記憶２１にある予約領域４４へ挿
入されたマイクロ命令のうち、参照番号１０３の
箇所に示した第３の型のマイクロ命令、即ちその
NAフイールドによつて参照番号１０４の箇所に
示したブランチ群をアクセスするようにされたマ
イクロ命令が読取られる。このことは障害マイク
ロ命令がXYランチ・ビツト１００を有するROS
２４のブランチ群からのものであるという可能
性を解決するために必要であり、従つてブラン
チ・ビツトの解読結果に応じて第１サイクルワー
ド・トリガ９６をサンプルしなければならない。
アドレスＦ８０４にあるマイクロ命令は、参照番
号１０５の箇所に示した第１の型のマイクロ命令
を選択するために、第１サイクルワード・トリガ
９６をサンプルするようなＸブランチ・ビツト２
７又はＹブランチ・ビツト２８を有する。参照番
号１０５の箇所に示したマイクロ命令は、特定の
第１サイクル中に遭遇するよう障害マイクロ命令
に置換わるべきマイクロ命令である。

第７図において、第１変換アレイ８８及び第２
変換アレイ８９から発生される変換アドレスＦ８
００が第１図のページ可能アドレス・デイレクト
リイ３８へ与えられる場合、恐らく不一致条件が
生じて主記憶２１の予約領域４４をアクセスする
ことが必要となろう。この場合、主記憶２１から
線４５を介してPCS ２５へ、ラインを構成する
32個のマイクロ命令が与えられる。従つて、第７
図に示すように、これらの32個のマイクロ命令に
ついてアクセスが行われると、アドレスＦ８００
のマイクロ命令をアクセスする結果としてアクセ
スされるような残りのすべてのマイクロ命令は第
１図のページ可能アドレス・デイレクトリイ３８
で一致条件を見出し、かくて第７図に示した任意
の後読命令に対する即時のアクセスを与える。第
６図の装置によつてシノニム問題が惹起されたと
しても、変換アドレスによつてアクセスされる１
つ又はそれ以上のマイクロ命令は、利用すべき適
正な置換マイクロ命令を識別するために、このシ
ノニム状況を解決する。

【図面の簡単な説明】

第１図は制御記憶エレメント（CSE）の主要
な要素を示すブロツク図、第２図は第１図に追加
された本発明の構成を示す図、第３図は本発明の
アドレス置換機構を利用して行われる主記憶アド
レスの圧縮様式を示す図、第４図はアドレス置換
機構の１実現形態を示すブロツク図、第５図はア
ドレス置換機構によつて主記憶アドレスの圧縮を
行うための論理を説明する図、第６図は主記憶ア
ドレスの追加的な圧縮を行う他のアドレス置換機
構を示すブロツク図、第７図は第６図のアドレス
置換機構で利用されるマイクロ命令シーケンスを
示す図である。 ２０……プロセツサ・コントローラ、２１……
主記憶、２２……制御記憶データ・レジスタ、２
４……読取専用記憶、２５……ページ可能制御記
憶、３０，３１……アドレス解読器、３８……ペ
ージ可能アドレス・デイレクトリイ、４２……符
号化機構、４３……LRU機構。

Claims (1)

1. 【特許請求の範囲】 １ アドレス可能な複数のマイクロ命令位置を有
   する第１記憶手段と、 アドレス可能な複数の置換マイクロ命令位置を
   有する第２記憶手段と、 前記第１及び第２記憶手段に関連してそれぞれ
   設けられ、該関連する記憶手段に置かれたマイク
   ロ命令又は置換マイクロ命令をアクセスしてこれ
   を制御レジスタへ転送するための第１及び第２ア
   ドレス手段と、 前記第１アドレス手段に置かれた各アドレスに
   応答して予定のマイクロ命令によつて要求された
   機能の実行を禁止する停止信号を発生するための
   停止信号手段と、 前記停止信号及び前記第１アドレス手段に置か
   れたアドレスの一部に応答して前記第２アドレス
   手段へ第１又は第２の型の置換マイクロ命令をア
   クセスするためのアドレスを供給することにより
   該置換マイクロ命令を前記制御レジスタへ転送さ
   せるためのアドレス置換手段と、 前記停止信号に応答して前記第１アドレス手段
   に置かれたアドレス中のブランチ・ビツトを保持
   するブランチ・ビツト保持手段とを含み、 前記第１の型の置換マイクロ命令が前記制御レ
   ジスタへ転送された場合には、前記予定のマイク
   ロ命令に代つて該置換マイクロ命令を実行し、前
   記第２の型の置換マイクロ命令が前記制御レジス
   タへ転送された場合には該置換マイクロ命令に含
   まれる次アドレス情報及び前記ブランチ・ビツト
   保持手段に保持されているブランチ・ビツトによ
   つて指定される置換マイクロ命令をアクセスする
   ことを特徴とするマイクロ命令制御記憶機構。