JPS6138559B2 - - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
-
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- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
<発明の技術分野>
本発明はCMOSメモリなどの不良救済を行なつ
たりCMOS LSIの回路をプログラムするための
プログラム可能回路に関する。DETAILED DESCRIPTION OF THE INVENTION <Technical Field of the Invention> The present invention relates to a programmable circuit for repairing defects in CMOS memories and the like and for programming CMOS LSI circuits.
<発明の技術的背景とその問題点>
MOS―LSIの集積密度が向上し、チツプサイズ
が拡大化する中で1チツプ上に集積した素子が全
部不良なく動作するこことが困難となつている。
たとえばメモリLSIでは、集積度が64Kビツト、
256Kビツト、1Mビツトと大容量化するにつれて
全ビツトが動作するチツプの歩留りは低下し続け
ることが予想され、大容量化をはばむ問題として
クローズアツプされている。これを解決する手段
として登場したのが不良アドレス記憶回路を備え
た不良救済手段であり、NチヤンネルのMOSメ
モリLSIですでに実用化され始めている。この不
良救済手段は、MOSメモリLSIの行列メモリアレ
イにスペア用のメモリ行と行デコーダまたはメモ
リ列と列デコーダを設けておき、行列メモリアレ
イ中に不良ビツトがあると、不良ビツトを含む行
または列を前記スペア用のメモリ行、行デコーダ
またはメモリ列、列デコーダと置換して救済する
ものである。この場合、不良アドレス記憶回路に
はフユーズ素子が用いられ、このフユーズ素子の
接断状態(接続状態、切断状態の2状態)により
不良ビツトのアドレスを記憶しておき、不良ビツ
トのアドレスが選択されたとき前記スペア用の行
デコーダまたは列デコーダを選択してスペア用の
行または列を使用し、不良ビツトを含む行または
列の選択を禁止する。<Technical background of the invention and its problems> As the integration density of MOS-LSI increases and the chip size increases, it is becoming difficult for all the elements integrated on one chip to operate without defects.
For example, memory LSI has a density of 64K bits,
As the capacity increases to 256K bits and 1M bits, it is expected that the yield of chips that operate on all bits will continue to decline, and this is being highlighted as a problem that hinders capacity increases. A defect recovery means equipped with a defective address storage circuit has emerged as a means to solve this problem, and has already begun to be put into practical use in N-channel MOS memory LSIs. This defect relief means is provided with spare memory rows and row decoders or memory columns and column decoders in the matrix memory array of the MOS memory LSI, and when there is a defective bit in the matrix memory array, the row containing the defective bit or The column is replaced with the spare memory row, row decoder, or memory column, column decoder for relief. In this case, a fuse element is used in the defective address storage circuit, and the address of the defective bit is stored depending on the disconnection state (connected state and disconnected state) of this fuse element, and the address of the defective bit is selected. At this time, the spare row decoder or column decoder is selected to use the spare row or column, and the selection of the row or column containing the defective bit is prohibited.
第1図はこの種の従来の不良アドレス記憶回路
を示すものであり、Xi,Xiはアドレス信号入
力、Pはプログラム(書き込み)入力、Xpiはア
ドレス信号選択出力である。フユーズ素子Fが切
断されていないときには、節点Qは電源Vcc電位
(たとえば5V)になつており、トランジスタT1は
オン、インバータIの出力は0V、トランジスタ
T2はオフであり、アドレス信号入力Xiがアドレ
ス信号選択出力Xpiとして導出される。 FIG. 1 shows this type of conventional defective address storage circuit, where Xi and Xi are address signal inputs, P is a program (write) input, and Xpi is an address signal selection output. When the fuse element F is not disconnected, the node Q is at the power supply Vcc potential (for example, 5V), the transistor T1 is on, the output of the inverter I is 0V, and the transistor
T2 is off and the address signal input Xi is derived as the address signal selection output Xpi.
これに対して、予めプログラム時にプログラム
入力Pが0Vにされたとき、トランジスタT3はオ
フになり、トランジスタT4はアドレス信号入力
Xiが0Vならオフになり、XiがVcc電位ならオンに
なる。このトランジスタT4がオフのときには、
トランジスタT5を通じてプログラム電源Vppの
電位(たとえば+10V)が印加されるトランジス
タT6がオンになり、フユーズ素子Fに溶断電流
が流れてフユーズ素子Fが切断される。したがつ
て、フユーズ素子Fが切断状態のときには、節点
Qは0Vになり、トランジスタT1がオフ、トラン
ジスタT2がオンになるので、アドレス信号入力
Xiがアドレス信号選択出力Xpiとして導出され
る。 On the other hand, when program input P is set to 0V during programming in advance, transistor T 3 is turned off and transistor T 4 is input as an address signal input.
If Xi is 0V, it will be off, and if Xi is at Vcc potential, it will be on. When this transistor T4 is off,
The transistor T 6 to which the potential of the program power supply Vpp (for example, +10 V) is applied through the transistor T 5 is turned on, and a blowing current flows through the fuse element F, cutting off the fuse element F. Therefore, when fuse element F is disconnected, node Q becomes 0V, transistor T1 is turned off and transistor T2 is turned on, so that address signal input is not possible.
Xi is derived as the address signal selection output Xpi.
すなわち、上記不良アドレス記憶回路は、フユ
ーズ素子Fに不良アドレスが書き込まれているか
否か、すなわちフユーズ素子Fが切断、接続のい
ずれの状態であるかによつて、アドレス信号入力
XiもしくはXiをアドレス信号出力Xpiとして導出
する。 That is, the defective address storage circuit receives an address signal input depending on whether a defective address is written in the fuse element F, that is, whether the fuse element F is disconnected or connected.
Xi or Xi is derived as the address signal output Xpi.
しかし、上述した第1図の不良アドレス記憶回
路においては、フユーズ素子Fが接続状態、切断
状態のいずれであるかを検出するために、フユー
ズ素子Fの一端と接地端との間に直流的負荷素子
としてデイプレツシヨン型のトランジスタT7が
接続されており、このためフユーズ素子Fが接続
状態の場合には、フユーズ素子Fと上記トランジ
スタT7との直列回路を通じて直流的な消費電流
が生じる。 However, in the above-described defective address storage circuit of FIG. A depletion type transistor T7 is connected as an element, and therefore, when the fuse element F is in a connected state, a direct current consumption occurs through the series circuit of the fuse element F and the transistor T7 .
この消費電流は、スタンドバイ電流が有限なN
チヤンネルのMOSメモリの場合は問題とならな
いが、スタンドバイ消費電流を数百μA以下に抑
制する必要のあるCMOSメモリの場合は無視する
ことができない。特に、電池バツクアツプ方式の
CMOSメモリでは、スタンドバイ消費電流を1μ
A〜数十μA程度に抑える必要があり、この点で
不良救済手段を持させることは困難であつた。 This current consumption is N
Although this is not a problem in the case of channel MOS memory, it cannot be ignored in the case of CMOS memory, where standby current consumption must be suppressed to several hundred μA or less. In particular, battery backup type
For CMOS memory, standby current consumption is 1μ
It is necessary to suppress A to several tens of microamperes, and in this respect, it has been difficult to provide a defect relief means.
また、CMOS LSIの機能切り換えのプログラ
ムを行う目的のプログラム出力を出力するCMOS
プログラム可能回路一般についても同様にスタン
ドバイ電流を小さく無視できる値にする事は困難
であつた。 In addition, the CMOS LSI outputs the program output for the purpose of programming the CMOS LSI function switching.
Similarly, for programmable circuits in general, it has been difficult to reduce the standby current to a small and negligible value.
<発明の目的>
本発明は上記の事情に鑑みてなされたもの
で、、CMOS回路における不良回路部分を救済
し、あるいはCMOS LSIの機能及び特性を切り
換えるプログラム用フユーズ素子を備え、スタン
ドバイ電流を小さく無視できる値にできるプログ
ラム可能回路を提供することを目的とするもので
ある。<Objective of the Invention> The present invention has been made in view of the above circumstances, and includes a programming fuse element for relieving a defective circuit part in a CMOS circuit or switching the functions and characteristics of a CMOS LSI, and a standby current. The objective is to provide a programmable circuit that can be made small and negligible.
<発明の概要>
本発明は上記目的のため、一端に第1電位が印
加され、プログラム状態に応じ接続、切断された
フユーズ素子とこのフユーズ素子の他端に接続さ
れた静電容量素子と、この静電容量素子のフユー
ズ素子に接続された端子と異なる端子に信号を印
加してフユーズ素子の他端の電位を設定する手段
と、この設定された電位に応じたプログラム出力
を発生する電位発生手段とを具備することによつ
てフユーズ素子のプログラム状態を検出するため
の消費電流を無視可能なほどに著しく低減でき、
プログラム可能回路を備えたCMOS LSIの電池
バツクアツプ化等が可能となり、CMOS超LSIを
高歩留り又は高機能で実現可能とするプログラム
可能回路を提供するものである。<Summary of the Invention> For the above purpose, the present invention includes a fuse element to which a first potential is applied to one end and is connected or disconnected according to a program state, and a capacitive element connected to the other end of the fuse element. Means for setting the potential at the other end of the fuse element by applying a signal to a terminal different from the terminal connected to the fuse element of this capacitive element, and a potential generator for generating a program output according to the set potential. By comprising means, the current consumption for detecting the programmed state of the fuse element can be significantly reduced to a negligible level,
The present invention provides a programmable circuit that enables battery backup of a CMOS LSI equipped with a programmable circuit, and makes it possible to realize a CMOS VLSI with high yield or high functionality.
<発明の実施例>
以下図面を参照して本発明の一実施例を詳細に
説明する。第2図はCMOSメモリの周辺回路の一
部である不良アドレス記憶回路10、アドレスバ
ツフア回路20、プログラム回路30を示してい
る。不良アドレス記憶回路10において、フユー
ズ素子Fの一端は第一電源Vss(本例では基準電
位としての接地端)に接続され、その他端(図中
節点Q)にはフユーズ素子Fに直列に静電容量素
子CEの一端が接続されている。11は上記静電
容量素子CEの他端へとたとえば電源Vcc(例え
ば5V電源)のON時の変化に同期したパルス信号
を印加して静電容量素子CEを通じて電気的エネ
ルギを与え、前記静電容量素子CEと前記フユー
ズ素子Fとの接続節点Qの電位をフユーズ素子F
の接続又は開放の2状態に応じて設定する信号印
加回路である。上記節点QはインバータI1の入力
端およびPチヤンネルトランジスタT2のドレイ
ンに接続され、このトランジスタT2のソースは
電源Vccに接続され、ゲートは前記インバータI1
の出力端に接続されている。すなわち、上記イン
バータI1およびトランジスタT2は、前記節点Qに
設定された電位を保持し前記フユーズ素子Fの接
続又は開放の2状態に応じた出力をOUTノード
に発生して前記アドレスバツフア回路20へ供給
する電位保持回路12を構成している。<Embodiment of the Invention> An embodiment of the invention will be described in detail below with reference to the drawings. FIG. 2 shows a defective address storage circuit 10, an address buffer circuit 20, and a program circuit 30, which are part of the peripheral circuits of a CMOS memory. In the defective address storage circuit 10, one end of the fuse element F is connected to the first power supply Vss (in this example, the ground terminal as a reference potential), and the other end (node Q in the figure) is connected to the fuse element F in series with an electrostatic capacitor. One end of capacitive element C E is connected. Reference numeral 11 applies a pulse signal to the other end of the capacitive element C E , for example, in synchronization with a change in the power supply Vcc (for example, a 5V power supply) when it is turned on, to give electrical energy through the capacitive element C E ; The potential at the connection node Q between the capacitive element C and the fuse element F is set to the fuse element F.
This is a signal application circuit that is set according to two states: connected or open. The node Q is connected to the input terminal of the inverter I 1 and the drain of the P channel transistor T 2 , whose source is connected to the power supply Vcc, and whose gate is connected to the input terminal of the inverter I 1 and the drain of the P channel transistor T 2 .
connected to the output end of the That is, the inverter I 1 and the transistor T 2 hold the potential set at the node Q and generate an output at the OUT node according to the two states of the fuse element F, connected or disconnected, to the address buffer circuit. It constitutes a potential holding circuit 12 that supplies the potential to 20.
一方、アドレスバツフア回路20において、上
記不良アドレス記憶回路10から供給される電位
保持出力はインバータI2およびPチヤンネルトラ
ンジスタT3、NチヤンネルトランジスタT4の各
ゲートに導かれる。上記Pチヤンネルトランジス
タT3には並列にNチヤンネルトランジスタT5が
接続され、前記NチヤンネルトランジスタT4に
は並列にPチヤンネルトランジスタT6が接続さ
れている。そして、上記トランジスタT5,T6の
各ゲートには前記インバータI2の出力が供給され
ており、並列のトランジスタT3,T5と並列のト
ランジスタT4,T6とは直列に接続されており、
この直列回路の一端にアドレス信号Aiが入力さ
れ、また他端にアドレス信号Aiが入力されるよ
うになつている。すなわち、上記インバータI2お
よび4個のトランジスタT3,T4,T5,T6は、前
記不良アドレス記憶回路10の出力電位によつて
アドレス信号Ai,Aiの中からいずれか一方を選
択し、並列トランジスタT3,T5と並列トランジ
スタT4,T6との接続節点から不良救済アドレス
信号選択出力Xiを出力するスイツチ回路21を
構成している。なお、インバータI3,I4,I5,I6は
縦続され、アドレス入力信号PAi(i=0〜n)
が入力されて前記アドレス信号Ai,Aiを出力す
るアドレスドライブ回路22を構成している。 On the other hand, in the address buffer circuit 20, the potential holding output supplied from the defective address storage circuit 10 is guided to the inverter I2 and the gates of the P channel transistor T3 and the N channel transistor T4 . An N-channel transistor T5 is connected in parallel to the P-channel transistor T3 , and a P-channel transistor T6 is connected in parallel to the N-channel transistor T4 . The output of the inverter I 2 is supplied to each gate of the transistors T 5 and T 6 , and the parallel transistors T 3 and T 5 and the parallel transistors T 4 and T 6 are connected in series. Ori,
An address signal Ai is input to one end of this series circuit, and an address signal Ai is input to the other end. That is, the inverter I 2 and the four transistors T 3 , T 4 , T 5 , T 6 select one of the address signals Ai and Ai depending on the output potential of the defective address storage circuit 10. , constitutes a switch circuit 21 that outputs a defect relief address signal selection output Xi from a connection node between parallel transistors T 3 and T 5 and parallel transistors T 4 and T 6 . Note that the inverters I 3 , I 4 , I 5 , and I 6 are connected in cascade, and the address input signal PAi (i=0 to n)
constitutes an address drive circuit 22 which inputs the address signals Ai and outputs the address signals Ai and Ai.
一方、プログラム回路30において、プログラ
ムコントロール用のPチヤンネルトランジスタ
T7と不良アドレス指定用Pチヤンネルトランジ
スタT8とは並列接続され、そのソースは電源Vcc
に接続され、そのドレインは負荷素子31を介し
てプログラム用電源Vppに接続されている。上記
トランジスタT7のゲートにはプログラムコント
ロール入力信号PRが印加され、前記トランジス
タT8のゲートには前記アドレスバツフア回路2
0のインバータI4の出力が印加されている。そし
て、これらのトランジスタT7,T8のドレインと
前記負荷素子31との接続節点Pにプログラム用
のPチヤンネルトランジスタT9のゲートが接続
され、このトランジスタT9のソースは電源Vccに
接続され、ドレインは前記不良アドレス記憶回路
10の節点Qに接続されている。 On the other hand, in the program circuit 30, a P channel transistor for program control
T7 and the defective addressing P-channel transistor T8 are connected in parallel, and their source is connected to the power supply Vcc.
The drain thereof is connected to the programming power supply Vpp via the load element 31. The program control input signal PR is applied to the gate of the transistor T7 , and the address buffer circuit 2 is applied to the gate of the transistor T8 .
The output of inverter I4 of 0 is applied. The gate of a P channel transistor T 9 for programming is connected to the connection node P between the drains of these transistors T 7 and T 8 and the load element 31, and the source of this transistor T 9 is connected to the power supply Vcc. The drain is connected to the node Q of the defective address storage circuit 10.
次に上記構成における第2図の動作を第3図の
タイミング図を参照しながら説明する。 Next, the operation of FIG. 2 in the above configuration will be explained with reference to the timing diagram of FIG. 3.
先ずプログラムモードにおいては、アドレス入
力信号PAiとして不良ビツトを含むアドレスを高
(H)レベル(たとえば+5V)または低(L)レ
ベル(たとえば0V)により指定する。この状態
において、時刻t1でプログラム電源Vppを高レベ
ルから負電圧プログラムレベルVp(たとえば−
10V)とする。次に、時刻t(二)でプログラムコン
トロール入力信号PRを低レベルから高レベルに
してプログラムコントロール用トランジスタT7
をオフにする。このとき、不良アドレス指定用ト
ランジスタT8はインバータI4から前記アドレス入
力信号PAiと同じ論理レベルの信号がゲートに印
加されているので、上記PAiが高いレベルならオ
フ、低いレベルならオンになつている。したがつ
て、節点Pの電位は、上記トランジスタT8がオ
フ(PAiが高レベル)なら負電圧プログラムレベ
ルVpになり、トランジスタT8がオン(PAiが低
レベル)なら高レベル(電源Vccレベル)のまま
に維持されることになる。この節点Pの電位が負
電圧プログラムレベルVpのときは、プログラム
用トランジスタT9は10mA程度の大電流を駆動
し、フユーズ素子Fを溶断することによつてプロ
グラム書込みが行われる。逆に、上記節点Pの電
位が高レベルのときには、プログラム用トランジ
スタT9はオフであり、フユーズ素子Fは溶断さ
れずプログラム書込みは行なわれない。 First, in the program mode, an address including a defective bit is designated by a high (H) level (for example, +5V) or a low (L) level (for example, 0V) as the address input signal PAi. In this state, at time t1 , the program power supply Vpp is changed from the high level to the negative voltage program level Vp (for example -
10V). Next, at time t(2), the program control input signal PR is changed from low level to high level and the program control transistor T7
Turn off. At this time, since a signal of the same logic level as the address input signal PAi is applied to the gate of the defective addressing transistor T8 from the inverter I4 , it is turned off when the above-mentioned PAi is at a high level, and turned on when it is at a low level. There is. Therefore, the potential at node P will be at the negative voltage program level Vp if the transistor T8 is off (PAi is at a high level), and will be at a high level (power supply Vcc level) if the transistor T8 is on (PAi is at a low level). It will be maintained as is. When the potential of this node P is at the negative voltage program level Vp, the programming transistor T9 drives a large current of about 10 mA to blow out the fuse element F, thereby performing programming. Conversely, when the potential at the node P is at a high level, the programming transistor T9 is off, the fuse element F is not blown out, and no programming is performed.
次に、時刻t3でプログラムコントロール入力信
号PRを高レベルから低レベルに戻すことによ
り、プログラムコントロール用トランジスタT7
はオンに戻り、前記節点Pの電位は上記トランジ
スタT7を介して強制的に高レベルになる。した
がつて、プログラム用トランジスタT9はオフ状
態に戻り、次いでプログラム電源VppをVccレベ
ル(高レベル)に戻すことによりプログラムモー
ドは終了する。 Next, by returning the program control input signal PR from high level to low level at time t3 , the program control transistor T7
is turned back on, and the potential at the node P is forced to a high level via the transistor T7 . Therefore, the programming transistor T9 returns to the OFF state, and then the programming mode ends by returning the programming power supply Vpp to the Vcc level (high level).
次に、不良救済アドレス信号選択出力Xiの発
生動作を説明する。上述したプログラムモードの
後第2図の回路は電源Vccが一亘遮断されるのが
一般的である。何故なら、一般に不良救済のため
のプログラム書込みはウエハ上でチツプを選別す
るときに行われるのが普通であり、その後にウエ
ハ上からチツプが切り出され、パツケージに実装
されるからである。勿論、稀には実装後にプログ
ラム書込みを行つて不良ビツトの救済を行うこと
も可能であるが、この場合でも電源Vccは遮断さ
れることがある。 Next, the operation of generating the defect relief address signal selection output Xi will be explained. After the program mode described above, in the circuit shown in FIG. 2, the power supply Vcc is generally cut off for a period of time. This is because programming for defect relief is generally performed when chips are selected on a wafer, and then the chips are cut out from the wafer and mounted on a package. Of course, in rare cases, it is possible to write a program after mounting to repair defective bits, but even in this case, the power supply Vcc may be cut off.
いま時刻t5で電源Vccが遮断され、時刻t6で電
源Vccが再投入されたものとする。また、第2図
の信号印加回路11は、たとえば第4図aに示す
ように電源投入検出回路であり、電源の投入に同
期して信号Rを発生するものとする。電源の投入
時t6から信号Rが発生する時刻t7までの期間では
Q点の電位は不定である。即ち、たとえばフユー
ズ素子Fが開放状態にあつたとすると、QはVss
レベル(すなわち0V)でもVccレベル(5V)の
いづれの状態もとり得るのである。何故ならPチ
ヤンネルトランジスタT9は非導通にしておいた
場合、Q点が偶然に初期状態として0Vとなる
と、インバータI1の出力が5Vとなり、Pチヤンネ
ルトランジスタT2も非導通となり、Q点はフロ
ーテイング電圧レベルとなるからである。 It is now assumed that the power supply Vcc is cut off at time t5 , and the power supply Vcc is turned on again at time t6 . Further, the signal application circuit 11 in FIG. 2 is, for example, a power-on detection circuit as shown in FIG. 4a, and generates a signal R in synchronization with power-on. During the period from time t 6 when the power is turned on to time t 7 when signal R is generated, the potential at point Q is unstable. That is, for example, if fuse element F is in an open state, Q is Vss
It can be at either level (ie 0V) or Vcc level (5V). This is because if the P-channel transistor T9 is kept non-conducting, and if the Q point accidentally becomes 0V as the initial state, the output of the inverter I1 becomes 5V, the P-channel transistor T2 also becomes non-conductive, and the Q point becomes This is because it becomes a floating voltage level.
さて、今時刻t7で信号Rが0Vから5Vへ変化す
るとQ点には静電容量素子CEを通して静電容量
素子CEとQ点の浮遊容量素子CSの容量分割に従
う電圧上昇△V=CE/CE+CS×5Vが発生する。今
、
CS<<CEであるので△V5Vとなり、もしフ
ユーズ素子が開放状態ならばQ点の電位は約5V
又はそれ以上の電位となる。インバータI2により
ノードOUTの電位はVss即ち0Vとなり、Pチヤ
ンネルトランジスタT2が導通し、Q点の電位を
Vcc電位(5V)に以後ラツチし保持する。今、も
し、フユーズ素子が接続状態の時、Q点に発生す
べき電圧上昇分はフユーズ素子を通してVssへ流
れる電流により、相殺されQ点の電位は0Vとな
る。この時インバータI1の出力電位はVcc電位
(5V)となり、PチヤンネルトランジスタT2が非
導通となるので、静電容量素子CEの充放電が終
了すると、その後はQ点はVss電位に接地される
が、一切静的電流は流れない事になる。こうし
て、信号Rにより、静電容量素子CEを通してフ
ユーズ素子Fの接続又は開放状態(切断状態)の
2状態よりなる2値情報を読出す事が可能であ
る。 Now, when the signal R changes from 0V to 5V at time t7 , the voltage increases △V at point Q due to the capacitance division between capacitance element C E and stray capacitance element C S at point Q through capacitance element C E. =C E /C E +C S ×5V is generated. Now, since C S << C E , △V5V, and if the fuse element is open, the potential at point Q is about 5V.
or higher potential. Inverter I2 brings the potential of node OUT to Vss, that is, 0V, and P channel transistor T2 becomes conductive, changing the potential of point Q.
It is then latched and held at Vcc potential (5V). Now, if the fuse element is in a connected state, the voltage increase that should occur at point Q is canceled out by the current flowing to Vss through the fuse element, and the potential at point Q becomes 0V. At this time, the output potential of the inverter I1 becomes the Vcc potential (5V), and the P channel transistor T2 becomes non-conductive, so when the charging and discharging of the capacitance element CE is completed, the Q point is then grounded to the Vss potential. However, no static current will flow. In this way, it is possible to read binary information consisting of two states of the fuse element F, that is, the connected state or the open state (disconnected state), by the signal R through the capacitive element C E.
上述したような読み出しの結果、節点Qが高レ
ベルのときはインバータI1の出力ノードOUTが
低レベルになり、スイツチ回路21ではトランジ
スタT3,T5が導通し、トランジスタT4,T6が非
導通となるので、不良救済アドレス信号選択出力
Xiとしてアドレス信号Aiが導出される。これに
対して、前記節点Qが低レベルのときにはインバ
ータI1の出力ノードOUTが高レベルになり、ス
イツチ回路21ではトランジスタT4,T6が導通
し、トランジスタT3,T5が非導通となるので、
前記出力Xiとしてアドレス信号Aiが導出され
る。 As a result of the readout described above, when the node Q is at a high level, the output node OUT of the inverter I1 becomes a low level, and in the switch circuit 21, transistors T3 and T5 become conductive, and transistors T4 and T6 become conductive . Since it becomes non-conductive, the defect relief address signal selection output
Address signal Ai is derived as Xi. On the other hand, when the node Q is at a low level, the output node OUT of the inverter I 1 is at a high level, and in the switch circuit 21, transistors T 4 and T 6 are conductive, and transistors T 3 and T 5 are non-conductive. So,
An address signal Ai is derived as the output Xi.
上述したように第2図の不良アドレス記憶回路
10は、フユーズ素子Fに記憶読み出し用の静電
容量素子CEの一端を直列接続し、この静電容量
素子CEの他端を電源投入検出回路等の信号印加
回路の出力により駆動し、フユーズ素子Fの接続
又は開放の2状態に応じた電圧を得るようにして
いる。したがつて、上記信号印加回路11の出力
信号Rの変化時に静電容量素子CEを通じての電
流が流れる出力信号Rが不変でかつアドレス入力
信号が不変の時、すなわちスタンドバイ状態では
上記フユーズ素子には例えフユーズ素子が接続状
態でも電流は全く流れず、CMOS回路の特徴は失
なわれない。なお、アドレスバツフア回路20の
インバータI3,I4,I5,I6も上記と同様にスタンド
バイ状態では電流は全く流れない。このため、第
2図の回路を採用すればCMOS不良救済手段の電
池バツクアツプ化が可能となり、不良救済回路付
きのCMOS超LSIを高歩留りで実現可能となる。 As described above, the defective address storage circuit 10 of FIG. 2 connects one end of the capacitive element C E for memory readout in series with the fuse element F, and connects the other end of the capacitive element C E to the fuse element F for power-on detection. It is driven by the output of a signal application circuit such as a circuit, and voltages corresponding to two states of the fuse element F, connected or opened, are obtained. Therefore, when the output signal R of the signal application circuit 11 changes, a current flows through the capacitive element C E. When the output signal R remains unchanged and the address input signal remains unchanged, that is, in the standby state, the fuse element Even if the fuse element is connected, no current flows and the characteristics of the CMOS circuit are not lost. Note that no current flows through the inverters I 3 , I 4 , I 5 , and I 6 of the address buffer circuit 20 in the standby state, similarly to the above. Therefore, by adopting the circuit shown in FIG. 2, it becomes possible to use battery backup as a CMOS defect relief means, and it becomes possible to realize a CMOS super LSI with a defect relief circuit at a high yield.
上記実施例に於ては溶断したフユーズ素子Fが
リーク電流を伴なう場合でも、記憶読み出し用の
静電容量素子CEと信号Rの立ち上がり変化の傾
斜の関係を適当に選択する事によりフユーズ素子
Fに流れる電流値の大きさによつて節点Qの電位
を一意的に設定でき、これを保持用トランジスタ
T2の働きにより保持できるので、信頼性が非常
に優れた不良アドレス記憶回路を実現できる。 In the above embodiment, even if the blown fuse element F causes leakage current, the fuse can be removed by appropriately selecting the relationship between the capacitance element C E for reading memory and the slope of the rise change of the signal R. The potential of node Q can be uniquely set depending on the magnitude of the current flowing through element F, and this
Since it can be held by the action of T 2 , it is possible to realize a defective address storage circuit with extremely high reliability.
なお、第2図の信号印加回路11としては、前
述した第4図の回路に限らずたとえばチツプ選択
信号あるいはチツプ選択信号に同期してパルス信
号を発生するような回路を用いてもよく、あるい
は第4図の回路の出力とチツプ選択信号に同期す
る回路の出力とをアンド処理又はオア処理するよ
うにしてもよい。また、フユーズ素子Fと第一電
源Vssとの間あるいは、フユーズ素子Fと静電容
量素子CEとの間にトランジスタを挿入しても全
く同様の効果が得られる。この場合、挿入するト
ランジスタのゲートには、たとえばチツプ選択信
号あるいはチツプ選択信号に同期したパルス信
号、あるいは第4図回路出力とチツプ選択信号に
同期する回路出力のアンドあるいはオア処理され
た信号を印加すればよい。なお、第4図aの電源
投入検出回路は公知である。第4図aにおいて、
P1,P2はPチヤンネルトランジスタ、N1〜N3は
Nチヤンネルトランジスタ、I11〜I14はインバー
タ、C1,C2はコンデンサである。 Note that the signal application circuit 11 in FIG. 2 is not limited to the circuit shown in FIG. The output of the circuit shown in FIG. 4 and the output of the circuit synchronized with the chip selection signal may be subjected to AND processing or OR processing. Furthermore, the same effect can be obtained by inserting a transistor between the fuse element F and the first power supply Vss or between the fuse element F and the capacitive element CE . In this case, the gate of the transistor to be inserted is applied with, for example, a chip selection signal, a pulse signal synchronized with the chip selection signal, or a signal obtained by AND or OR processing of the circuit output in Figure 4 and the circuit output synchronized with the chip selection signal. do it. Note that the power-on detection circuit shown in FIG. 4a is well known. In Figure 4a,
P 1 and P 2 are P channel transistors, N 1 to N 3 are N channel transistors, I 11 to I 14 are inverters, and C 1 and C 2 are capacitors.
第4図a,bに示すように、電源電圧Vccが電
源投入と同時に0Vから5Vに立ち上がり、この信
号によつてNチヤンネルトランジスタN3のゲー
トには5VがかかりトランジスタN3がオンし、C1
にたくわえられた電荷を放電し、信号Rは0Vか
ら5Vに立ち上がる。尚、遅延時間τはコンデン
サC1の放電時間とインバータI11〜I14の遅延時間
によつて略決定される。 As shown in Figures 4a and 4b, the power supply voltage Vcc rises from 0V to 5V at the same time as the power is turned on, and this signal applies 5V to the gate of the N-channel transistor N3 , turning on the transistor N3 . 1
The stored charge is discharged, and the signal R rises from 0V to 5V. Note that the delay time τ is approximately determined by the discharge time of the capacitor C1 and the delay time of the inverters I11 to I14 .
また、フユーズ素子に対するプログラム書き込
みは、上記実施例の電流溶断に限らず、第5図に
示す様にレーザ光による切断を利用するようにし
てもよい。 Further, the program writing to the fuse element is not limited to the current blowing of the above embodiment, but may also utilize laser beam cutting as shown in FIG. 5.
また、第5図に示す様に静電容量素子CEのフ
ユーズ素子と電気的につながらない方の端子の電
源VDDを直接印加しても本発明の趣旨は同様に実
現できる。電源VDDは電源VCCと同一電源でも別
電源でもよい。その時の動作タイミング例を第6
図に示す。 Further, as shown in FIG. 5, the purpose of the present invention can be similarly realized by directly applying the power supply V DD to the terminal of the capacitive element C E that is not electrically connected to the fuse element. The power supply V DD may be the same power supply as the power supply V CC or may be a separate power supply. An example of the operation timing at that time is shown in the sixth section.
As shown in the figure.
さらに、静電容量素子CEは第7図乃至第9図
に示すように構成できる。第7図はゲート酸化膜
を静電容量素子として使用したものである。第7
図a,bはそれぞれ構造図及び回路図を示し、ゲ
ート70にVDDかあるいはR信号を印加し、ソー
ス端子72にノードQを接続する。次に第8図は
p+―nの接合容量を静電容量として使用した場
合である。第8図においてp+領域80にノード
Qを、n+領域82にVDDを接続する。第9図は
同じくn+―pの接合容量を静電容量として使用
する場合であるが、この場合はpウエル領域90
に形成されたn+領域92にVDDかR信号を、p+
領域94にQ信号を接続する。ここで、基板n―
Si96はVCCにバイアスされている。 Furthermore, the capacitive element C E can be constructed as shown in FIGS. 7 to 9. FIG. 7 shows an example in which a gate oxide film is used as a capacitance element. 7th
Figures a and b show a structural diagram and a circuit diagram, respectively, in which a gate 70 is applied with V DD or an R signal, and a source terminal 72 is connected to a node Q. Next, Figure 8 shows
This is a case where the junction capacitance of p + -n is used as the capacitance. In FIG. 8, node Q is connected to p + region 80 and V DD is connected to n + region 82. In FIG. FIG. 9 shows the case where the n + -p junction capacitance is also used as the electrostatic capacitance, but in this case, the p well region 90
Apply the V DD or R signal to the n + region 92 formed in p +
A Q signal is connected to region 94. Here, the substrate n-
Si96 is biased to Vcc .
また本発明は上記実施例に限られるものではな
く、CMOS回路において不良回路部分を救済する
ためにフユーズ素子を用いる場合(ロジツク変換
等の場合も含む。)に一般的に適用可能であり、
さらに又、CMOSLSIの機能や性能をフユーズ素
子により切り換える様な一般的なプログラム可能
回路に一般的に適用できる。 Furthermore, the present invention is not limited to the above embodiments, but is generally applicable to cases where a fuse element is used to repair a defective circuit part in a CMOS circuit (including cases of logic conversion, etc.).
Furthermore, it can be generally applied to general programmable circuits in which the functions and performance of CMOS LSI are switched by fuse elements.
<発明の効果>
上述したように本発明によれば、プログラム可
能回路のフユーズ素子に静電容量素子CEを直列
接続し、この静電容量素子CEを通してフユーズ
素子に電気的にエネルギを与え、フユーズ素子の
接続又は開放の2状態に応じた電圧を読出して保
持する回路構成としたので、フユーズ素子の接断
状態を検出するための消費電流を無視できるほど
低減でき、CMOSプログラム可能回路の電流バツ
クアツプ化等が可能となり、CMOS超LSIを高歩
留りで実現可能となるCMOS不良救済回路手段
や、CMOS LSIの機能や性能を切り換える手段
を与えるプログラム可能回路を提供できる。<Effects of the Invention> As described above, according to the present invention, a capacitive element C E is connected in series with a fuse element of a programmable circuit, and energy is electrically applied to the fuse element through this capacitive element C E. Since the circuit is configured to read and hold the voltage according to the two states of the fuse element, connected or open, the current consumption for detecting the disconnected state of the fuse element can be reduced to a negligible level, making it possible to reduce the current consumption to a negligible level, making it possible to reduce It becomes possible to perform current backup, etc., and to provide a CMOS defect relief circuit means that makes it possible to realize a CMOS ultra-LSI with a high yield, and a programmable circuit that provides a means for switching the function and performance of a CMOS LSI.
第1図は従来のCMOS不良救済回路を示す回路
図、第2図は本発明のプログラム可能回路の一実
施例を示す回路図、第3図は第2図の動作説明の
ために示すタイミング図、第4図aは第2図の信
号印加回路の一例を示す回路図、第4図bは同図
aの動作説明のために示すタイミング図、第5図
は本発明のプログラム可能回路の他の実施例を示
す回路図、第6図は第5図のプログラム可能回路
の動作説明のための示すタイミング図、第7図乃
至第9図は静電容量素子の他の実施例を示す図で
ある。
10…不良アドレス記憶回路、11…信号印加
回路、12…電位保持回路、F…フユーズ素子、
CE…静電容量素子。
Fig. 1 is a circuit diagram showing a conventional CMOS defect relief circuit, Fig. 2 is a circuit diagram showing an embodiment of the programmable circuit of the present invention, and Fig. 3 is a timing diagram shown to explain the operation of Fig. 2. , FIG. 4a is a circuit diagram showing an example of the signal application circuit of FIG. 2, FIG. 4b is a timing diagram shown to explain the operation of FIG. 6 is a timing diagram for explaining the operation of the programmable circuit of FIG. 5, and FIGS. 7 to 9 are diagrams showing other embodiments of the capacitive element. be. 10... Defective address storage circuit, 11... Signal application circuit, 12... Potential holding circuit, F... Fuse element,
C E ...Capacitance element.
Claims (1)
に応じ接続、切断されたフユーズ素子と、このフ
ユーズ素子の他端に接続された静電容量素子と、
この静電容量素子のフユーズ素子に接続された端
子と異なる端子に信号を印加して前記フユーズ素
子他端の電位を設定する手段と、この設定された
電位に応じたプログラム出力を発生する電位発生
手段とを具備したことを特徴とするプログラム可
能回路。 2 前記電位発生手段は、前記設定された電位を
保持し、かつこの保持された設定された電位に応
じたプログラム出力を発生する電位保持回路を有
することを特徴とする特許請求の範囲第1項記載
のプログラム可能回路。 3 前記信号が前記第1電位と異なる第2電位で
あることを特徴とする特許請求の範囲第1項又は
第2項記載のプログラム可能回路。 4 前記信号が、アドレス信号入力の変化に同期
したパルス信号であることを特徴とする特許請求
の範囲第1項又は第2項記載のプログラム可能回
路。 5 前記信号が、電源の投入時に同期したパルス
信号であることを特徴とする特許請求の範囲第1
項又は第2項記載のプログラム可能回路。 6 前記信号がチツプ選択信号に同期したパルス
信号であることを特徴とする特許請求の範囲第1
項又は第2項記載のプログラム可能回路。[Claims] 1. A fuse element to which a first potential is applied to one end and connected or disconnected according to a program state, and a capacitance element connected to the other end of the fuse element.
Means for setting the potential at the other end of the fuse element by applying a signal to a terminal of the capacitive element different from the terminal connected to the fuse element, and a potential generator for generating a program output according to the set potential. A programmable circuit comprising means. 2. Claim 1, wherein the potential generating means has a potential holding circuit that holds the set potential and generates a program output according to the held set potential. Programmable circuit as described. 3. The programmable circuit according to claim 1 or 2, wherein the signal is at a second potential different from the first potential. 4. The programmable circuit according to claim 1 or 2, wherein the signal is a pulse signal synchronized with changes in address signal input. 5. Claim 1, wherein the signal is a pulse signal synchronized when the power is turned on.
The programmable circuit according to item 1 or 2. 6. Claim 1, wherein the signal is a pulse signal synchronized with a chip selection signal.
The programmable circuit according to item 1 or 2.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56209364A JPS58111182A (en) | 1981-12-25 | 1981-12-25 | Programmable circuit |
US06/398,925 US4532607A (en) | 1981-07-22 | 1982-07-16 | Programmable circuit including a latch to store a fuse's state |
DE3227464A DE3227464C2 (en) | 1981-07-22 | 1982-07-22 | Programmable circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56209364A JPS58111182A (en) | 1981-12-25 | 1981-12-25 | Programmable circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58111182A JPS58111182A (en) | 1983-07-02 |
JPS6138559B2 true JPS6138559B2 (en) | 1986-08-29 |
Family
ID=16571709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56209364A Granted JPS58111182A (en) | 1981-07-22 | 1981-12-25 | Programmable circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58111182A (en) |
-
1981
- 1981-12-25 JP JP56209364A patent/JPS58111182A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58111182A (en) | 1983-07-02 |
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