JPS61230395A - Hybrid multilayer interconnection substrate - Google Patents

Hybrid multilayer interconnection substrate

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JPS61230395A
JPS61230395A JP7214885A JP7214885A JPS61230395A JP S61230395 A JPS61230395 A JP S61230395A JP 7214885 A JP7214885 A JP 7214885A JP 7214885 A JP7214885 A JP 7214885A JP S61230395 A JPS61230395 A JP S61230395A
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JP
Japan
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thin film
wiring
wiring board
ceramic
cover land
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JP7214885A
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JPH0410757B2 (en
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龍雄 井上
達夫 佐藤
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、混成多層配線基板、特にカバーランドの構造
において改良された混成多層配線基板に関するものであ
る。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a hybrid multilayer wiring board, and particularly to a hybrid multilayer wiring board with an improved coverland structure.

従来の技術 最近のエレクトロニクスデバイスにおける発展はめざま
しく、半導体デバイス、特にIC,LSI等の設計、製
造においては素子の小型化、高集積化の動向がみられる
。そこで、デバイスの集積度を高め基板内に配置された
各素子間の結合に自由度を与え、上記各釉デバイスの開
発にみられる一般的動向に適合する高密度実装化の実現
を可能とする有力な技術として多層配線技術が注目され
ている〇 また、基板についても電子回路の高密度化を進めるため
に、回路を積重ねて多層化する技術も広く利用されてお
り、例えば多層化セラミック基板などはグリーンシート
積層法、印刷積層法、厚膜多層法等により作製され、高
密度で、信頼性の高いものが得られるようKなってきて
いる。
2. Description of the Related Art Recent developments in electronic devices have been remarkable, and in the design and manufacture of semiconductor devices, especially ICs, LSIs, etc., there is a trend toward smaller devices and higher integration. Therefore, by increasing the degree of integration of the device and giving a degree of freedom in coupling between each element arranged within the substrate, it is possible to realize high-density packaging that conforms to the general trend seen in the development of each of the above-mentioned glaze devices. Multilayer wiring technology is attracting attention as a powerful technology.In addition, in order to increase the density of electronic circuits on substrates, technology that stacks circuits to create multiple layers is also widely used, such as multilayer ceramic substrates. They are manufactured by green sheet lamination method, printing lamination method, thick film multilayer method, etc., and are becoming increasingly dense and highly reliable.

ところで、大型コンピュータなどKおけるように、高速
大容量処理が求められる電子機器の実装に於いては、配
線の高密度化と配線内を伝播する信号の高速化とを同時
に満足する技術が必要とされている。
By the way, in the implementation of electronic equipment that requires high-speed, large-capacity processing, such as large-scale computers, it is necessary to develop technology that simultaneously increases the density of wiring and increases the speed of signals propagating within the wiring. has been done.

即ち、コンピューター、通信機などでは、システム側に
おいてFi特にLSI素子技術の発展によって高性能化
・小型化等の要求がほぼ満足され、論理素子の動作遅延
時間が短縮されるようになったが、LSIの実装上にお
いても遅延時間が重要な意味をもち、その短縮がシステ
ム全体として極めて重要視されるに至った。
In other words, in computers, communication devices, etc., the demands for higher performance and smaller size have almost been satisfied on the system side due to the development of Fi, especially LSI element technology, and the operation delay time of logic elements has been shortened. Delay time has an important meaning in LSI implementation, and its reduction has come to be viewed as extremely important for the entire system.

そこで、この実装面、特に配線の高密度化差ひに配線内
を伝播する信号の高速化を同時に満足する実装技術とし
て、多数のLSIチップなどをセラミック基板上に配列
し、これらの間の相互配線を該基板内部および基板上で
行う構成が注目されている。
Therefore, as a mounting technology that satisfies this mounting surface, especially the high-density wiring, and the high speed of signals propagating within the wiring, a large number of LSI chips etc. are arranged on a ceramic substrate, and the mutual interaction between them is achieved. A configuration in which wiring is performed inside and on the substrate is attracting attention.

即ち、セラミック配線基板に主として電源配線を収容し
、その上に薄膜技術により微細な信号配線パターンを形
成したいわゆる混成多層配線基板が、上記の要求を満足
するものとして期待されている。
That is, a so-called hybrid multilayer wiring board in which a ceramic wiring board mainly accommodates power wiring and on which fine signal wiring patterns are formed using thin film technology is expected to satisfy the above requirements.

発明が解決しようとする問題点 従来の混成多層配線基板は、第4図に示す様に、セラミ
ック配線基板部10上に1薄膜多層配線20を形成した
構成のものである。
Problems to be Solved by the Invention The conventional hybrid multilayer wiring board has a structure in which one thin film multilayer wiring 20 is formed on a ceramic wiring board section 10, as shown in FIG.

セラミック基板11内に設けたスルーホール12と薄膜
配線パターン22との接続の為にカバーランド23がセ
ラミック基板表面に形成されている。
A cover land 23 is formed on the surface of the ceramic substrate for connection between the through hole 12 provided in the ceramic substrate 11 and the thin film wiring pattern 22.

スルーホール12の直径は工業上の制約から通常0.1
〜0.2ミリメートルであシ、このスルーホールの開口
部をカバーする必要から、カバーランド23は通常、直
径0.2ミリメートル以上の円形もしくはそれと同程就
の大きさの四角形や多角形のパターンとされている。薄
膜多層配線部20の絶縁材21としては、有機樹脂また
はガラス・セラミックなどが用いられているが、これら
の絶縁材の形成には300℃〜900℃の加熱焼成工程
が存在するため、カバーランド23が薄く、シかも導体
材料が一般的な金や鉤を主体としたものである場合には
、セラミック基板11とカバーランド23との熱膨張率
の差から生じる内部応力と、スルーホールから発生する
残留ガスの噴出により、加熱焼成工程中にカバーランド
がセラミック基板から剥離してしまうことがしはしばあ
る。
The diameter of the through hole 12 is usually 0.1 due to industrial constraints.
~0.2 mm, and since it is necessary to cover the opening of this through hole, the cover land 23 is usually a circular pattern with a diameter of 0.2 mm or more, or a rectangular or polygonal pattern of the same size. It is said that Organic resin, glass ceramic, etc. are used as the insulating material 21 of the thin film multilayer wiring section 20, but since the formation of these insulating materials requires a heating and baking process at 300° C. to 900° C., the cover land 23 is thin and the conductive material is mainly made of common gold or hooks, internal stress arises from the difference in thermal expansion coefficient between the ceramic substrate 11 and the cover land 23 and from through holes. The cover land often peels off from the ceramic substrate during the heating and firing process due to the ejection of residual gas.

このカバーランドの剥離を防止する為の従来技術の一つ
に、カバーランド材料としてセラミックとの熱膨張率の
差か小さいタングステンやモリブデンを主体としたもの
を用いる方法が知られているが、これらはその電気抵抗
が金や銅の数倍程度と高い為、信号の高速伝播性1−[
求される信号配線や大電流を流す電源配線には用いるこ
とができないという欠点があった。
One of the conventional techniques for preventing this peeling of the coverland is to use a coverland material mainly made of tungsten or molybdenum, which has a small difference in coefficient of thermal expansion from ceramic. Because its electrical resistance is several times higher than that of gold or copper, it has a high speed of signal propagation.
The drawback is that it cannot be used for the required signal wiring or power supply wiring that carries large currents.

また、カバーランドの剥離を防止する為の別の従来技術
としては、セラミックとの接着性の良い導体ペーストを
用いた厚膜技術によってカバーランドを形成するという
方法があるが、厚膜技術は薄膜技術に較べて出来上った
パターンの寸法精度が劣るために、薄膜多層配線部20
との位置ずれを生じ易いという欠点がある。
Another conventional technique for preventing peeling of the cover land is to form the cover land using a thick film technique using a conductive paste that has good adhesion to ceramics. Because the dimensional accuracy of the completed pattern is inferior to that of the conventional technology, the thin film multilayer wiring section 20
It has the disadvantage that it is easy to cause misalignment.

そこで、上記のような従来技術の呈する各種欠点を解決
し、高密度実装性釜ひに高速信号伝播性を同時に満足す
る多層配線基板を開発することは、高速大容量処理を可
能とする各種テバイスの実装を更に改善し、七の性能、
信頼性を高める上で重要である。本発明の目的もこのよ
うな点にあり、多層配置基板、特にカバーランドの構造
において改良された混成多層配線基板を提供することに
ある。
Therefore, the development of a multilayer wiring board that satisfies both high-density packaging and high-speed signal propagation by solving the various drawbacks of the conventional technology described above will improve the performance of various devices that enable high-speed, large-capacity processing. further improves the implementation of 7 performance,
This is important in increasing reliability. The object of the present invention is also to provide a multilayer wiring board, particularly a hybrid multilayer wiring board with an improved cover land structure.

問題点を解決するための手段 本発明の混成多層配線基板は、スルーホールを有するセ
ラミック配線基板と、その上に形成された薄膜配線パタ
ーンと、これら基板のスルーホールと薄膜配線パターン
との間を電気的に接続するためのカバーランドとを有す
る混成多層配線基板であって、前記カバーランドが前記
セラミック配線基板の表面に薄膜法により形成され、格
子状もしくは網目状もしくは縞状の微細なパターンに分
割されていることを特徴とする。
Means for Solving the Problems The hybrid multilayer wiring board of the present invention includes a ceramic wiring board having through holes, a thin film wiring pattern formed thereon, and a connection between the through holes of these boards and the thin film wiring pattern. A hybrid multilayer wiring board having a cover land for electrical connection, wherein the cover land is formed on the surface of the ceramic wiring board by a thin film method, and has a fine pattern in the form of a lattice, mesh, or stripe. It is characterized by being divided.

さらに、該カバーランドの上層にけ必要に応じて形成さ
れた一層もしくは多層の配線層を含む薄膜配線部を有す
ることが可能である。
Furthermore, it is possible to have a thin film wiring section including one or multiple wiring layers formed as necessary on the upper layer of the cover land.

本発明の混成多層配線基板において、カバーランドの微
細配線パターンはAu、Ag、Cuなどの導電性良好な
金執もしくは合金で形成でき、その適用方法としては一
般的な電界鍍金法の他無電界メッキ法、各種化学気相蒸
着法(CVD法)、スパッタ法などの物理的気相蒸着法
(PVD法)などを利用して所定の薄膜パターンを形成
した後熱処理(アニール)するなどの各種薄膜形成法が
利用できる。
In the hybrid multilayer wiring board of the present invention, the fine wiring pattern of the cover land can be formed of a metal or alloy with good conductivity such as Au, Ag, or Cu. Various thin films are produced by forming a predetermined thin film pattern using plating methods, various chemical vapor deposition methods (CVD methods), physical vapor deposition methods (PVD methods) such as sputtering methods, and then subjecting them to heat treatment (annealing). Formation methods are available.

また、前記カバーランド上層に配線層を含む薄膜多層配
線部が形成されるが、該絶縁層材料としてはポリイミド
系樹脂、ガラス、セラミック、熱硬化型エポキシ系樹脂
などが本発明において有利に使用できる。
Further, a thin film multilayer wiring section including a wiring layer is formed on the upper layer of the cover land, and polyimide resin, glass, ceramic, thermosetting epoxy resin, etc. can be advantageously used as the material for the insulating layer in the present invention. .

この薄膜配線パターンの形成は、従来公知の多層配線技
術によって実施することができ、特に制限はない。即ち
、一般的なフォトリングラフィ技術、各種薄膜形成法、
各種エツチング法などを適宜選択し、組合せることKよ
シ5!施することが可能である。
Formation of this thin film wiring pattern can be carried out by conventionally known multilayer wiring technology, and is not particularly limited. That is, general photolithography technology, various thin film formation methods,
Select and combine various etching methods as appropriate 5! It is possible to apply

実施例 次に本発明について図面を参照して詳細に説明する。Example Next, the present invention will be explained in detail with reference to the drawings.

第1図(a)は本発明の第1の実施例におけるカバーラ
ンド部を示す拡大平面図であり、同図(blは同図(a
)のA−B&I断面図である。
FIG. 1(a) is an enlarged plan view showing the cover land portion in the first embodiment of the present invention;
) is a cross-sectional view taken along line A-B&I.

本実施例において、カバーランド3はスルーホール2上
に形成された網目状のパターンであり、接地配線網4で
囲まれた構成を有する。
In this embodiment, the cover land 3 is a mesh pattern formed on the through hole 2 and surrounded by a ground wiring network 4.

本実施例では、カバーランド3け、線幅が60マイクロ
メートルおよび縁間距離が40マイクロメートルの微細
な線分から構成された網目状パターンであり、厚さ6マ
イクロメードルの電解金めっき膜を主体として形成され
ている。このカバーランド3の上f@には、ポリイミド
系樹脂絶縁層を400℃の加熱工程で形成した薄膜多層
配線部が形成されるが、この加熱工程でカバーランド3
に発生する内部応力はパターンが網目状であるために、
中心部に集中しない。また、加熱工程でスルーホール2
から噴出する残留ガスも網目を抜けるのでカバーランド
の剥離は起こらない。
In this example, the mesh pattern is composed of three cover lands, fine line segments with a line width of 60 micrometers and an edge-to-edge distance of 40 micrometers, and is mainly composed of an electrolytic gold plating film with a thickness of 6 micrometres. It is formed as. A thin film multilayer wiring section is formed on the upper f@ of this cover land 3 by forming a polyimide resin insulating layer in a heating process at 400°C.
Because the internal stress generated in the pattern is mesh-like,
Don't concentrate in the center. In addition, through-hole 2 is removed during the heating process.
The residual gas ejected from the mesh also passes through the mesh, so no peeling of the coverland occurs.

本発明の適用以前には、カバーランドは本実施例と同一
寸法のベタパっ−ンでめったが、本発明の適用によるカ
バーランドの導体の面積の減少率は16パーセントであ
シ、これは膜厚一定の場合抵抗値としては、19パーセ
ントの上昇であシ、この程度の抵抗値の上昇は、大抵の
場合問題にならないし、本実施例の場合電解金めっきの
膜厚を7.5マイクロメートルにすることにより、抵抗
値の上昇を防ぐことも可能である。
Before the application of the present invention, the cover land was a solid pattern with the same dimensions as in this embodiment, but the reduction rate of the conductor area of the cover land by applying the present invention was 16%, which is lower than that of the film. When the thickness is constant, the resistance value increases by 19%, and this increase in resistance value is not a problem in most cases, and in this example, the film thickness of electrolytic gold plating was 7.5 microns. It is also possible to prevent the resistance value from increasing by setting it to meters.

第2図は本発明の第20冥施例を示す平面図である。FIG. 2 is a plan view showing a 20th embodiment of the present invention.

本実施例は、線幅が50マイクロメートルおよび線間距
離が100マイクロ・メートルの格子状のカバーランド
の場合である。
This example is a case of a grid-like cover land with a line width of 50 micrometers and a distance between lines of 100 micrometers.

第3図は本発明の第3の実施例を示す平面図である。FIG. 3 is a plan view showing a third embodiment of the present invention.

本実施例は、線幅が60マイクロメートルおよび線間距
離が40マイクロメートルの縞状のカバーランドの場合
である。
This example is a case of a striped cover land with a line width of 60 micrometers and a distance between lines of 40 micrometers.

上記3実施例のいずれにおいても、導体は電解金めつき
膜に限らす、銅めっき膜や銀めっき膜でも可能であ夛、
また絶縁材料もポリイミド系樹脂に隈らず加熱工程を賛
する材料の場合には、本発明は有効であり、ポリイミド
系樹脂以外に本発明が有効な絶縁材料の例としては、ガ
ラス・セラミック基熱硬化型エポキシ系樹脂などが挙げ
られる。
In any of the above three embodiments, the conductor is limited to an electrolytic gold-plated film, but a copper-plated film or a silver-plated film may also be used.
In addition, the present invention is effective for insulating materials that require a heating process, including polyimide resins. Examples of insulating materials for which the present invention is effective other than polyimide resins include glass and ceramic bases. Examples include thermosetting epoxy resins.

発明の効果 以上詳しく説明したように、本発明は、セラミック基板
上に形成されるカバーランドを格子状もしくは網目状も
しくは縞状のパターンにすることにより、加熱焼成工程
でのカバーランドの剥離を防止できる効果がある。従っ
て、高速大容量処理が求められる電子機器の実装におい
て有用な、高性能かつ高信頼度の混成多層配線基板が提
供される0
Effects of the Invention As explained in detail above, the present invention prevents peeling of the cover land during the heating and firing process by forming the cover land formed on the ceramic substrate into a lattice-like, mesh-like, or striped pattern. There is an effect that can be done. Therefore, it is possible to provide a high-performance and highly reliable hybrid multilayer wiring board that is useful in mounting electronic devices that require high-speed, large-capacity processing.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)および(b)はそれぞれ本発明の第1の実
施例を示す平面図および断面図、第2図は本発明の笛2
の実施例を示す平面図、第3図は本発明の第3の実施例
を示す平面図および第4図は従来の混成多層配蔵基板の
断面図である。 図において、1・・・・・・セラミック基板、2・・・
・・・スルーホール、3・・・・・・網目状カバーラン
ド、4・・・・・・接地配紛網、5・・・・・・格子状
カバーランド、6・・・・・・縞状カバーランド、10
・・・・・・セラミック配線基板部、11・・・・・・
セラミック基板、12・・・・・・スルーホール、13
・・・・・・セラミック基板内層配線、14・・。 ・・・入出力ビン、20・・・・・・薄膜多層配線部、
21・・・・・・絶縁材、22・・・・・・薄膜配線、
23・・・・・・カバーランド。 第1図 第4図
FIGS. 1(a) and (b) are a plan view and a sectional view showing a first embodiment of the present invention, respectively, and FIG. 2 is a whistle 2 of the present invention.
FIG. 3 is a plan view showing a third embodiment of the present invention, and FIG. 4 is a sectional view of a conventional hybrid multilayer storage board. In the figure, 1...ceramic substrate, 2...
... Through hole, 3 ... Mesh cover land, 4 ... Ground distribution network, 5 ... Grid cover land, 6 ... Stripe cover land, 10
...Ceramic wiring board section, 11...
Ceramic substrate, 12...Through hole, 13
...Ceramic board inner layer wiring, 14... ...Input/output bin, 20...Thin film multilayer wiring section,
21... Insulating material, 22... Thin film wiring,
23...Cover land. Figure 1 Figure 4

Claims (1)

【特許請求の範囲】[Claims]  複数のスルーホールを有するセラミック配線基板と、
該基板上に積層形成されそれぞれ薄膜配線パターンを有
する複数の配線層と、格子状もしくは網目状もしくは縞
状の微細なパターンに分割され前記基板のスルーホール
上に薄膜技術により形成した複数のカバーランドとを含
むことを特徴とする上記混成多層配線基板。
a ceramic wiring board having multiple through holes;
A plurality of wiring layers each having a thin film wiring pattern laminated on the substrate, and a plurality of cover lands divided into fine patterns in the form of a lattice, a mesh, or a stripe and formed on the through holes of the substrate by thin film technology. The above-mentioned hybrid multilayer wiring board comprising:
JP7214885A 1985-04-05 1985-04-05 Hybrid multilayer interconnection substrate Granted JPS61230395A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7214885A JPS61230395A (en) 1985-04-05 1985-04-05 Hybrid multilayer interconnection substrate

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JP7214885A JPS61230395A (en) 1985-04-05 1985-04-05 Hybrid multilayer interconnection substrate

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JPS61230395A true JPS61230395A (en) 1986-10-14
JPH0410757B2 JPH0410757B2 (en) 1992-02-26

Family

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