JPS61221826A - ストアド・プログラム型デイジタル・コンピユ−タの増速方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 本願は、本願と同じ日付で出願された「コンピュータの
メモリーをアドレス指定する改善方法」なる名称の米国
特許出願と関連するものである。

（発明の背景） 発明の分野 本発明は、ディジタル・コンピュータに関シ、特に記憶
装置に格納された一連の命令またはそのサブセットまた
はレベル（即ち、マイクロ命令、マクロ命令等）に応答
するディジタル・コンピュータに関する。このような一
連の命令は一般に、命令が記憶装置内に順序付けされる
即ち配列されているシーケンス以外のシーケンスで「分
岐するＪ即ち命令を実行することができる命令を含んで
いる。

本文に述べる概念は、マイクロ命令および他の命令のサ
ブセット即ちレベルに等しく適用するものである。

従来技術の説明 ストアト・プログラム方式のコンピュータは、一般に、
中央処理装置によって実行されるべき次の命令のメモリ
ー・アドレスもしくはその相等物を格納する装置を含み
、この装置は通常レジスタの形態をとり、一般に「プロ
グラム・カウンタ」即ちｒＰｃＪと呼ばれる。このプロ
グラム・カウンタは一般に、ある所要のシーケンスの命
令の開始アドレスでロードされ、以降の命令の連続する
アドレスを「指示する」ポイントから増分される。

実行されるべき次の命令は、一般に記憶装置における次
の順次の命令である。しかし、この命令のあるものは命
令の「分岐」または「飛越し」であり、その結果法の順
次の命令とは異なる命令の次の実行をもたらすことにな
る。このような他の命令は１つの分岐の「目的」命令と
して知られている。

「条件付き分岐」命令は、もしある指示された条件（機
械のある状態の条件またはある値に等しい変数等）が満
たされるならば目的命令（次の順次の命令以外の）は実
行されることになる。もしこの指示された条件が満たさ
れなければ、次の順次の命令が実行される。

初歩的なディジタル・コンピュータにおいテハ、実行さ
れるべき命令はプログラム・カウンタにより示される記
憶場所から取出（フェッチ・ｆｅｔｃｈ　）される。こ
のプログラム・カウンタは、この時取出されるべき次の
順次の命令を指示するため増分される。もしその時の命
令の実行が分岐が生じつつあることを表示するならば、
プログラム・カウンタの内容はその時の分岐命令により
指示される分岐アドレスによって重書きされる。次の命
令のメモリーにおけるアドレスを表示するためプログラ
ム・カウンタを用いて、正しい次の命令が取出される。

命令がメモリー内で配置される順序以外の順序で命令が
実行される別の状態は、サブルーチンの呼出しおよび戻
りと関連して生じる。繰返して必要とされる命令のサブ
シーケンスは「サブルーチン」として書込むことができ
る。従って、１つのこのようなサブシーケンスを実行す
ることが要求される時、ある「呼出し」命令が命令シー
ケンスにおいて現われ、この呼出し命令が次に実行され
るべき命令としてサブルーチンの開始アドレスを指示す
る。サブルーチンにおける最後の命令は「戻り」命令で
あって、これはサブルーチンが終りまで実行したこと、
およびこのサブルーチンを呼出したシーケンスがこの時
［呼出しＪ命令（このサブルーチンを呼出した命令）の
直後の命令において再開されることを表示する。

呼出しおよび戻り命令を容易にするため、コンピュータ
は一般に、戻りアドレス（戻りアドレスを実行した後に
実行が再開されるべきアドレスである呼出し命令に続く
命令のアドレス）を格納するために通常「スタック」と
呼ばれるＬＩＦＯ（後出し先入れ）メモリーを使用する
。ある呼出し命令を実行中、前記プログラム・カウンタ
は、上記の如く呼出し命令の取出しくフェッチ、　ｆｅ
ｔｃｈ）に用いられた後に増分された次の順次の命令の
アドレスを保有する。この時、プログラム・カウンタの
内容は通常スタックにおける次に使用できる記憶場所（
しばしば「スタックの最上部」と呼ばれる）に置かれる
。プログラム・カウンタには、サブルーチンの開始アド
レスとして呼出し命令において指定されるアドレスがロ
ードされ、サブルーチンの実行はこれから進行する。戻
り命令に遭遇すると、プログラム・カウンタには、実行
が再開される命令のアドレス、即ちサブルーチンを呼出
した呼出し命令に続く命令のアドレスがロードされる。

このアドレスは、スタックの最上部に見出されるが、こ
れは呼出し命令の実行の一部として置かれたためである
。

前記スタックと関連するのは、一般に１だけ増減させる
ための多重ピット・レジスタである「スタック・ポイン
タ」である。ある項目のアドレスを含むレジスタは一般
にこの項目を「指示」すると言われる。このスタック・
ポインタは、最初にスタックにおける第１の場所を指定
し、スタック上に何かが置かれると常に１だけ増分され
、スタックから何かが検索されると常に１だけ減分され
る。このように、スタック・ポインタは常にスタックに
おける次に使用できる場所を指定する。この方式は、「
ネストされたサブルーチン呼出し」、即ちあるサブルー
チンが別のサブルーチンを呼出すことを可能にする。例
えば、もしある命令のシーケンスがサブルーチンＢを呼
出したサブルーチンＡを呼出したとすれば、サブルーチ
ンＢは１つの戻り命令と遭遇し、サブルーチンＡにおい
て戻るベキアドレスがスタックの最上部から検索され、
スタック・ポインタは１だげ減分され、サブルーチンＡ
がある戻り命令と遭遇する時は、主要シーケンスにおい
て戻るべきアドレスがスタック・ポインタが所定位置に
減分された場所であるスタックの「新たな」最上部から
検索される。呼出しはスタックにおいて使用できる場所
と同じレベルだけネストすることができる。

従来技術の機械のスタック・ポインタは、一般に、スタ
ックにおいてアクセスされるべき次の記憶場所のアドレ
スを保持する。メモリーのアクセス毎に、スタック・ポ
インタの内容は対応する記憶場所を選択するため復号さ
れねばならない（通常は、ゲート・ロジックにより行な
われる）。スタックがオーバーフロー状態（即ち、その
容量を越える試みがなされた）となったかあるいはアン
ダーフロー（即ち、存在しない内容の検索についての試
みがなされた）状態となったかを判定するために、別の
ゲート動作を用いなければならない。

本文においては、用語「分岐」とは実行されるべき次の
命令がこれがある分岐命令、呼出し命令または戻り命令
の故であるかどうかに拘らず次の順位のもの以外である
場合に存在する状況を表示するために用いられる。

ディジタル・コンピュータの動作を増速する研究は、そ
の時の命令が依然として実行中である間に実行されるべ
き次の命令がメモリーから取出される「命令の先取出し
くブリフエツチング＋ｐｒｅｆｅｔｃｈｉｎｇ）Ｊの如
き改善を含んでいる。このため、１つの命令の実行は前
の命令の実行の完了と同時に開始することができ、中央
処理装置はメモリーのアクセス、パスの変更等が生じる
間遅延させられることばない。

命令の先取出しから全ての利点を抽出することにおける
１つの問題は、条件付き分岐命令と関連して生じる。条
件付き分岐命令の実行の終り付近のある時点まで条件付
き分岐が生じるかどうかは通常知ることができず、この
時までに次の順次の命令（目的命令ではない）が既に取
出され（フェッチ、　ｆｅｔｃｈ）ていなげればならな
い。この時、ある遅れが目的命令の取出し中に生じる。

目的命令の取出中のこの遅れを制限するための色々な試
みがなされており、例えば、ある条件付き分岐の結果の
予測（例えば、５ａｎｄの米国特許第４４３０７０ｆＳ
号）、あるいは条件付き分岐が常に生じる（あるいは決
して生じない）とする仮定、およびプログラマがそのプ
ログラムをできるだけ過程に一致するように構成するこ
とを要求する機構の如きである。（例えば、２００回行
されるループのコード化において、プログラマは２０回
行なわれず次いで１回行なわれる出口分岐、あるいは２
０回行なわれた後１回行なわれない戻り分岐を使用する
ことができる。） これらの色々な試みにも拘らず、予測または仮定は常に
正確ではなく、即ち誤った命令が事前に取出され、次の
正確な命令を取出す間遅れが生じる。

（発明の要約） 本発明は、条件付き分岐命令を含み得るマイクロ命令を
格納するための制御ストアを含むマイクロ命令で制御さ
れるマイクロコンピュータにおいて実施される。本発明
は、ある分岐マイクロ命令によって指定される次の順位
のマイクロ命令と目的マイクロ命令の双方を先取出しす
るための二重の先取出し経路を提供するものである。本
発明はまた、条件付き分岐命令の実行の完了に先立って
２つの先取出しされたマイクロ命令のどれが次に実行さ
れるべきかを選択するものである。このため、条件付き
分岐命令が存在する場合でさえ、次のマイクロ命令の取
出しに起因する遅れを生じることな（マイクロ命令の実
行を可能にするものである。

従って、本発明の一目的は改善されたディジタル・コン
ピュータの提供にある。

本発明の別の目的は、速度が比較的早いディジタル・コ
ンピュータの提供にある。

本発明の更に別の目的は、ある命令の実行中適正な次の
命令の実行が即時開始できるようにするため次に可能な
両方の命令が先取出しされるコンピュータの提供にある
。

本発明の他の目的については、望ましい実施態様の記述
および図面を照合すれば当業者には理解されるであろう
。

（詳細な説明） 表１は、本文全体において例示するため用いられる仮想
マイクロ命令ス）　ＩＪ−ムの関連部分の概要を示して
いる。即ち 表　　１ １皿　　　　　　　　δ−−−−蔓 １００　　条件：４００へ分岐　　（行なわれないと仮
定）１０１　　条件＝２００へ分岐　　（行なわれると
仮定）１０２　　（マイクロ命令）　　　（到達せず）
斎 謝 亜 ２００　　条件：５００へ分岐 ２０１　　（マイクロ命令） 魔 朋 寮 第１図は、命令の先取出しを用いる従来技術の機械のマ
イクロ命令取出しおよび実行部分を示す。

プログラム・カウンタ（ＰＣ）１０１は最初に、初期ロ
ード装置１０２によって所要のマイクロ命令シーケンス
の開始アドレスがロードされる。制御ストア１０４はマ
イクロ命令のシーケンスを保有する。

マイクロ命令サイクルの間、ＰＣｌｏｌの内容が制御ス
トア１０４へ前送りされ、これがそのアドレスがＰＣＩ
　０１から受取られた場所からマイクロ命令を取出し、
この取出されたマイクロ命令を先取出しレジスタ１０５
に前送する。増分装置１０６は、ＰＣｌｏｌが次の取出
しにおいて次の順次のマイクロ命令のアドレス指定の用
意ができるようにＰＣｌｏｌを増分する。

次のマイクロ命令サイクルの間、先取出しレジスタ１０
５からのマイクロ命令がマイクロ命令レジスタ１０６に
対して転送され、ここでこのマイクロ命令は復号され、
次いでＡＬＵｌ　０８　（ｒＡＬＵＪは、命令により指
定される操作を実際に行なうコンピュータの中央処理装
置の部分である「演算論理装置」を意味する。）により
実行される。

その時マイクロ命令レジスタ１０６におけるマイクロ命
令の実行と同時に、次の順次のマイクロ命令が前項に述
べた手段によって先取出しされる。

もしマイクロ命令が分岐であれば（これが無条件分岐を
指示するためか、あるいはこれが条件付き分岐を指示し
条件が満たされる故のいずれか）、分岐マイクロ命令の
フィールド内に含まれるかこれにより指示された分岐ア
ドレスが回線１０９上をＰＣｌｏｌへ入力され、その結
果次の先取出しが分岐マイクロ命令により指示される目
的マイクロ命令となる。

第２図は、第１図に示される従来技術の機械が表１のマ
イクロ命令シーケンスを実行する時生じるタイミングを
示す。マイクロ命令１００がサイクル１に先立って先取
出しされたものとすれば、この命令はマイクロ命令レジ
スタ１０６内にあってサイクル１の間実行されることに
なる。また、サイクル１０間、マイクロ命令１０１がＰ
Ｃｌｏｌの制御下で制御ストア１０４から先取出しされ
るが、これは前述の如（マイクロ命令１００を取出した
後１０１に増分された状態にある。マイクロ命令１０１
が先取出しされた後、ＰＣｌｏｌ　が１０２に増分され
る。マイクロ命令１０１は先取出しレジスタ１０５に置
かれる。サイクル２の開始時に、マイクロ命令１０１が
先取出しレジスタ１０５からマイクロ命令レジスタ１０
６へ送うれる。これはサイクル２の間に実行される。ま
たサイクル２０間に、マイクロ命令１０２が先取出しさ
れ、ｐｃｉｏｉは１０６に増分されることになる。

マイクロ命令１０１の実行中、ＡＬＵ１０８が、指示さ
れた条件付き分岐が生じること、即ち実行されるべき次
のマイクロ命令がマイクロ命令２００であることを判定
する。マイクロ命令１０１の分岐アドレス・フィールド
からの数値ｒ２００ＪはＰＣｌｏｌに対してロードされ
、これが前に増分された数値ｒ１０３Ｊに重書きする。

マイクロ命令２００は先取出しされず、マイクロ命令１
０２は２００への分岐が生じるサイクル２の初めにおい
ては未知であったため先取出しされる。（指示された条
件は、サイクル２の間のある点まで検査することができ
ない。）このため、サイクル６がＡＬＵ１０８に対して
失われるが、これはサイクル３の間に実行すべきマイク
ロ命令が制御ストア１０４から未だ取出されなかったた
めである。サイクル３は、制御ストア１０４からの事前
取出しマイクロ命令２００に専用化されねばならない。

ＰＣ’１０’１は２０１へ増分され、これがサイクル４
０間に取出される命令である。マイクロ命令２００は、
サイクル４０間にＡＬＵ１０８によって実行されるサイ
クル４の初めにマイクロ命令レジスタ１０６へ転送され
る。

条件付き分岐の不適正な先取出しのため失われる命令サ
イクルの問題を排除する本発明の先取出し方式は、第６
図の高レベルのブロック図に示されている。（以降の図
において更に詳細に示す）従来技術と本発明との間の主
な相違は、先取出しレジスタ３０８と先取出しバッファ
６０９からなる二重先取出し経路である。

本実施態様においては、各マイクロ命令が条件付き分岐
、条件付き呼出し、または条件付き戻りのマイクロ命令
である。このため、各命令はその実行における後続命令
として２つの命令の内のいずれか一方を指定する可能性
を有する。従って、２つのマイクロ命令が各マイクロ命
令サイクルの間に先取出しされる。あるマイクロ命令が
この可能性を持たない実施態様においては、これらのマ
イクロ命令の実行中に唯１つのマイクロ命令しか先取出
しを行なわないことがあり得る。

あるマイクロ命令の実行サイクルの最初の半分において
、先取出しレジスタ６０８は制御ストア３０７から次の
順次のマイクロ命令を受取り、２番目の半分において先
取出しバッファ６０９が制御ストア６０７から分岐目的
マイクロ命令を受取る。先取出しレジスタ６０８または
先取出しバッファ３０９のいずれかが、分岐が行なわれ
るかどうかについてその時の実行中に行なわれた判定に
従って次に実行されるべきマイクロ命令でマイクロワー
ド・レジスタ６１０をロードすることができる。

マイクロ命令の先取出しに用いられるアドレスは、次の
３つのソースのどれかからアドレスを得ることができる
マルチプレクサ６０６によって制御ストア６０７に対し
て与えられる。　即ち、（１）マイクロワード・レジス
タ６１０におけるその時のマイクロ命令（ａ）、または
１つが選択されて分岐マルチプレクサ６０２および前送
回路３１６へ送られるスタック３１５　（ｂ）から得る
分岐アドレス、（２）分岐＋１加算器６０４により増分
される如き分岐ラッチ６１４に格納されてＰＣマルチプ
レクサ６０５に送られる前の分岐アドレス、または（３
）ＰＣ＋１加算器６０３により増分されてＰＣマルチプ
レクサ３０５に送られる如きＰＣ（プログラム・カウン
タ）６０１である。ＰＣマルチプレクサ３０５は、次に
使用の用意のためＰＣ６０１をロードすることができ、
これをＰＣ＋１加算器６０６により増分される如きその
前のカウンタまたは分岐＋１加算器３０４により増分さ
れる如き分岐ラッチ６１４からの分岐アドレスのいずれ
かでロードする。これらの６つのアドレス・ソース経路
とＰＣロード経路の間の対話については以下において詳
細に論述する。

呼出し命令を実行中、ＰＣ３０１の内容は、ＰＣ３０１
に保持されることに加え以降の戻り命令により使用され
るためスタック６１５において保持される。スタック６
１６は、更に論述するようにスタック６１５のアドレス
指定動作を制御する。

制御ストア６０７により取出されたマイクロ命令は、前
述の如く、先取出しバッファ３０９または先取出しレジ
スタ６０８のいずれかを経てマイクロワード・レジスタ
６１０に対して与えられる。

一旦マイクロワード・レジスタ６１０に入ると１、これ
らのマイクロ命令はＡＬＵ３１２によって実行される。

マイクロワード・レジスタ６１０に保持されたマイクロ
命令を実行するＡＬＵ３１２は従来周知のＡＬＵでよく
、本文では記述しない。

制御ストア６０７はマイクロ命令サイクル毎に２度アク
セスされる。即ち、１回はその時実行中のマイクロ命令
の後に順次格納されるマイクロ命令の先取出しの際、ま
た１回はその時実行中のマイクロ命令の分岐目的マイク
ロ命令の先取出しの際である。条件付き分岐が生じるか
どうかが知られる時点であるその時のマイクロ命令の実
行の終りに、両方の可能な次のマイクロ命令が先取出し
され、この２つの適正な方の実行が異なるマイクロ命令
の取出しのため如何なる遅れもなく開始することができ
る。

次の順次のマイクロ命令の先取出しは、マイクロ命令の
実行サイクルの最初の半分において行なわれ、その時実
行中のマイクロ命令に前のマイクロ命令から順次到達し
たか、あるいはある分岐目的であることにより到達した
かに従って２つの経路の一方を進む。この識別のための
理由は、分岐が行なわれる方法についての論議において
明らかになるであろう。

第一に、その時実行中のマイクロ命令は分岐目的マイク
ロ命令であるためにこのマイクロ命令に達した場合につ
いて考えよう。そのアドレスは、以下に述べる理由から
分岐ラッチ６１４において格納される。その時分岐ラッ
チ６１４に格納されるその時実行中のマイクロ命令のア
ドレスは、その時実行中のマイクロ命令の後経路にある
次の順次のマイクロ命令を示すため分岐＋１加算器６０
４により１つずつ増分される。この増分されたアドレス
は、タイミング信号に応答してＰＣマルチプレクサ３０
５によって選択されて制御ストア６０７に対するマルチ
プレクサ３０６に送られるが、これが次の順次のマイク
ロ命令を先取出しするためこのアドレスを使用すること
になる。

第二釦、その時実行中のマイクロ命令が分岐の結果では
なく前のマイクロ命令から順次到達した場合について考
えよう。そのアドレスは記述が進むにつれて以下に述べ
る理由によりＰＣ３０ｉに格納される。ＰＣ＋１加算器
３０６は、次の順次のマイクロ命令を示すため１だけア
ドレスを増分する。この増分されたアドレスは、タイミ
ング信号に応答してＰＣマルチプレクサ３０５によって
選択されてマルチプレクサ３０６を経て制御ストア３０
７に対して送られ、これが次の順次のマイクロ命令を先
取出しするためこのアドレスを使用する。

次の順次のマイクロ命令は、そのアドレスが分岐ラッチ
６１４とＰＣ３０１のいずれから得られたかに拘らず、
先取出しレジスタ６０８に格納されてその時実行中のマ
イクロ命令が以下に述べるように分岐するかの判定を保
留する。

その時実行中のマイクロ命令の分岐目的マイクロ命令の
先取出しは、その時のマイクロ命令サイクルの後半にお
いて行なわれる。マイクロワード・レジスタ６１０に保
持されあるいはスタック３１５から得られるその時実行
中のマイクロ命令において指定される分岐アドレス６１
１は、（ＡＬＵに応答してかつその時実行中のマイクロ
命令に基づいて）分岐アドレスの適当な１つを選択する
分岐マルチプレクサ６０２に対して前送され、これを分
岐アドレス前送回路３１３およびマルチプレクサ３０６
を介して制御ストア３０７に対するアドレス入力として
前送する。制御ストア３０７は、９６ビツトの分岐目的
マイクロ命令を取出してこれを先取出しバッファ３０９
の入力に対して与える。この時、分岐目的マイクロ命令
は、これが要求される場合、即ちこの時実行中のマイク
ロ命令において指示される条件付き分岐が行なわれる場
合に、先取出しバッファ３０９を通ってゲートされるよ
うに使用可能である。分岐アドレス前送回路６１６から
の分岐アドレスは、次のマイクロ命令サイクルの最初の
半分において使用される可能性のため分岐ラッチ３１４
に保持される。

この時のマイクロ命令サイクルの終り付近で、ＡＬＵ３
１２はその時の条件からこの時実行中のマイクロ命令が
分岐するかどうかを判定する。もしそうであれば、この
暁光取出しバッファ６０９の入力側において得られる分
岐目的マイクロ命令は先取出しバッファ６０９を通って
マイクロワード・レジスタ３１０に対して送られ、ここ
でＡＬＵ３１２がこれを次のサイクルの間実行すること
になる。

あるいはまた、もしその時のマイクロ命令が分岐を行な
わなければ、前述の如く、先取出しレジスタ３０８に格
納された次の順次のマイクロ命令がマイクロワード・レ
ジスタ３１０ヘゲートされ、ここでＡＬＵ３１２が次の
作動サイクルの間にこれを実行することになる。また、
もしその時のマイクロ命令が分岐を行なわなければ、こ
の時ＰＣマルチプレクサ３０５はＰＣ３０１を次の順次
のマイクロ命令のアドレスでロードするが、これは前述
の如く１だけ増分された分岐ラッチ６１４の内容かある
いは１だけ増分された元のＰＣ３０１の内容の（１ずれ
かである。このため、次のマイクロ命令の実行の開始時
に、もしこれに順次に達しているならばそのアドレスは
ＰＣ３０１に含まれる。

従って反対に次のマイクロ命令が分岐目的であったなら
ば、ＰＣ３０１の内容は無視されてマイクロ命令のアド
レスが分岐ラッチ３１４において前述の如（見出される
ことになろう。この時点からの順次の実行がＰＣ３０１
または分岐ラッチ３１４のアドレスのいずれかから然る
べく進行することになる。

第４図は、本発明を用いたマイクロコンピュータにおい
て表１のマイクロ命令クーケンスを実行する時のタイミ
ングを示している。マイクロ命令サイクル１においては
、マイクロ命令１００が実行中である。（本実施態様に
おいては、マイクロ命令サイクルが持続時間においてそ
れぞれ１４０ナノ秒である。）前述の如くサイクル１の
最初の７０ナノ秒間にマイクロ命令１０１（次の順次の
マイクロ命令）が先取出しレジスタ６０８に対して先取
出しされる。サイクル１の最後の７０ナノ秒間に、マイ
クロ命令４００（マイクロ命令１００の条件付き分岐の
対象となる）が前述の如（先取出しバッファ６０９に対
して先取出しされる。サイクル１の終りに、実行ロジッ
クが（前に述べたように）４００への条件付き分岐が行
なわれないことを判定し、このためマイクロ命令１０１
は先取出しレジスタ３０８からマイクロワード・レジス
タ６１０に対して転送されることになり、これは次のサ
イクルであるサイクル２において実行されるべきマイク
ロ命令となる。先取出しノ（ツファ６０９を介して得ら
れるマイクロ命令は無視される。

サイクル２の最初の７０ナノ秒間に、マイクロ命令１０
２（次の順次のマイクロ命令）が先取出しレジスタ３０
８に対して先取出しされ、この７０ナノ秒間にマイクロ
命令２００（条件付き分岐の対象マイクロ命令）が先取
出し・くツファ６０９に対して先取出しされる。サイク
ル２の終りに、実行ロジックはマイクロ命令２００に対
する条件付き分岐が行なわれるべきことを判定し、マイ
クロ命令２００は先取出しバッファ６０９を介してマイ
クロワード−レジスタ３１０に対して転送され、サイク
ル乙において実行されることになる。先取出しレジスタ
３０８におけるマイクロ命令１０２は無視される。不適
正な先取出しの故に、マイクロ命令サイクル間で時間の
損失が生ぜず、１つの分岐の両方の可能性は常に先に取
出される。

次に、本発明を盛込んだ論理回路を示す第４図乃至第１
５図の詳細な記述が続く。これらの図面について述べる
間、第６図特に第６図に示される基準信号を照合された
い。この論議においてはあるタイミング信号について述
べることになろう。

タイミングの制約条件については先に論議済みであり、
第１６図に関連して更に論議がなされよう。

上記の制約条件に合致するタイミング信号の生成につい
ては文献において周知であり、本文においては論議しな
い。

第５図および第６図は一緒に分岐マルチプレクサ３０２
のロジックを示している。複数の信号の１つを選択する
ための装置がＭＵＸ（「−ｒルチプレクサ」に対する一
般的な略記）である。分岐ＭＵＸ３０２は分岐アドレス
３１１の１つを選択するため使用される。制御ストア３
０７は４０９６個の記憶場所の容量を有するため、これ
らの場所のどれかをアドレス指定するためＶＣｌ２ビッ
トのアドレスが要求される。従って分岐ＭＵＸ３０２は
、複数の１２ビツトの分岐アドレスの１つを選択する能
力を有する。第５図および第６図は、００乃至１１０番
号が付された各々が必須の１２ビツトの異なるものを取
扱う１２の同様な形態のロジック・グループを示してい
る。第５図におけるグループ５０１（ビット０２の取扱
いのための）は１２のロジック・グループを表わすもの
と見做され、これは多（の入力を有し、これらの入力は
マイクロフード・レジスタ３０のビット位置から、ある
いは以下において更に論述するようにスタック３１５か
ら始まる各分岐アドレス６１１０ピツト０２である。ゲ
ート動作により、グループ５０１は信号ＢＲＡＤＲＯ２
として出力するものとしての１つを選択する。分岐アド
レスを指示する方法を含む命令の組をレイアウトする方
法は文献において周知であり、本文では論述しない。複
数の入力の１つを選択する組合せゲート動作のための構
成も同様に周知であり、本文においては同様に論述しな
い。グループ５０１が信号ＢＲＡＤＲＯ２を生じる方法
においては、１２の全ての一致して動作するロジック・
グアレープは１２ビツトの分岐アドレスＢＲＡＤＲＯＯ
乃至ＢＲＡＤＲ，１１を生じ、これは第１０図に示され
る分岐アドレス前送回路′５１５に対して入力される。

第７図は分岐ラッチ６１４および分岐＋１加算器６０４
からなるロジックを示す。要素７０１乃至７０７は分岐
ラッチ３１４を構成する。７０１および７０２は信号ラ
ッチ回路であり、７０３乃至７０７は二重ラッチ回路で
あり、１２ビツトのアドレスを包含するための合計で１
２のラッチ回路を生じる。（１つのラッチは、そのクロ
ック入力が論理値ハイである時データ出力に対してその
データ入力の状態を単に送り、そのクロック入力が論理
値ローに変移する時データ入力の状態を格納する双方向
安定回路である。）分岐ラッチ３０４に対する１２ビツ
トの入力は分岐アドレス前送回路３１３（第１０図）か
らのアドレスＢＲＡＤＯＯ乃至ＢＲＡＤ１１であり、こ
れに分岐ラッチ６１４に格納され次いで信号回線ＢＲＬ
ＯＯ乃至ＢＲＬ１１上に現われる。これらの信号回線は
、分岐＋１加算器３０４を構成する半加算器７０８乃至
７１８に対して入力される。半加算器の動作については
文献において公知であり、本文では論述しない。

分岐＋１加算器６０４の出力は１１アドレス・ビットの
ＢＲＰＡＤｎＯ乃至ＢＲＰＡＤｌｏである。ビット１１
（最下位ビット）は、２進数の１だけの加算が最下位ビ
ットを単にトグルする（相補する）ため、増分計算には
含まれない。このトグル動作は、第９図に関して論述す
るＰＣＭＵＸ３０５の入力側において行なわれるビット
００乃至１０の内容はビット１１０１つのトグルされた
状態と関連して、共に分岐ラッチ５１４における１２ビ
ツトのアドレスより１だけ大きな１２ビツトのアドレス
を表わす。このアドレスはＰＣＭＵＸ３０５　（第９図
）に対して出力される。

３０６を構成する半加算器８１３乃至８２３を示してい
る。（フリップフロップとは、そのクロック入力が変換
を行なう時１つの２進ビツトの状態を格納する双方向安
定回路である。）入力はＰＭＵＸ３０５からのアドレス
ＰＣＡＤＲ［］［］乃至ＰＣＰＣＡＤＲｌｌ第９図）で
ある。動作は分岐ラッチ６１４および分岐＋１加算器６
０４のそれと類似している。出力ＰＣＰＡＤＯＯ乃至Ｐ
ＣＰＡＤＩＯはＰＣＭＵＸ３０５に対して入力される（
第９図）。

第９図はＰＣＭＵＸ３０５の論理図である。２：ＩＭＵ
Ｘ９０１．９０２．９０５は各々１２ビツトφアドレス
の４つのビットを取扱う。２つの１２ビツトのアドレス
が入力、即ちＰＣ３０１およびＰＣ＋１加算器３０６か
らのＰＣＰＡＤＯＯ乃至ＰＣＰＡＤｌｏおよびＰＣＲｌ
ｌ、および分岐ラッチ６１４および分岐＋１加算器６０
４からのＢＲＰＡＤＯＯ乃至ＢＲＬｌｌとして表わされ
る。信号ＰＣＰＡＤおよびＢＲＰＡＤの逆の状態が２　
：　ＩＭＵＸＫ対して入力されるが、ＰＣＲｌｌおよび
ＢＲＬｌｌの非逆状態が入力され（２：　ＩＭＵＸ９０
５のピンＡ６およびＢ５）、これが１の増分と関連して
上記の最下位ビットのトグル動作を行なう。２つの１２
ビツト・アドレスが前に述べた条件に従って選択され、
１２ビツトのアドレスＰＣＡＤＤＲＯＯ乃至ＰＣＡＤＤ
Ｒ１１（第１１図）として、またＰＣ３０１に対する１
２ビツトのアドレスＰＣＡＤＲＯＯ乃至ＰＣＡＤＲ１１
（第８図）として出力される。

第１０図は、分岐アドレス前送回路６１３のロジック図
を示す。この回路は、分岐ＭＵＸ３０２（第５図および
第６図）から１２ビツトの分岐アドレスＢＲＡＤＲＯＯ
乃至ＢＲＡＤＲ１１を受取り、従来周知のゲート装＃に
よりＭＵＸ３０６　（第１１図）に対して１２ビツトの
分岐アドレスＢＲＡＤＤＲ００乃至ＢＲＡＤＤＲ１１を
生成し、分岐ラッチ３１４（第７図）Ｋ対して１２ビツ
トの分岐アドレスＢＲＡＤＯＯ乃至ＢＲＡＤ１１を生成
する。この出力アドレスは入力アドレスと同じ値を有す
るが、前述の必要なタイミング関係において確立される
。

第１１図は、６つの８ビツトの５９１６バツフア回線駆
動回路１１０１．１１０２．１１０６から構成されるＭ
ＵＸ３０６のロジック図を示す。これらの各々は、２：
ＩＭＵＸとして機能する能力を有し、即チヒン１におけ
る論理値のローの状態はピン２．４．６．８においてそ
れぞれ出力ビン１８．１６．１４．１２に対して送られ
る信号を生じ、ピン１９における論理値ローはピン１１
．１５．１５．１７における入力信号をそれぞれ出力ピ
ン９．７．５．６に対して送らせる。２４の出力ピンは
１２０対に一緒に接続されている。（例えば、バッファ
回線駆動回路１１０２のピン１８は信号名ＵＡＤＤＲＯ
Ｏを有し、バッファ回線駆動回路１１０６のピン９は同
じ信号を有する。これは、これらの２つのピンが一緒に
ワイアドされていることを明確に示す。）このため、信
号ＵＩＲＣＬＫ１１０１の状態（第１６図の論議におい
て更に詳細に述べる）Ｖｃ従って、１２ビツトのアドレ
スＢＲＡＤＤＲＯＯ乃至ＢＲＡＤＤＲ１１または１２ビ
ツトのアドレスＰＣＡＤＤＲＯＯ乃至ＰＣＡＤＤＲ１１
は、制御ストア６０７（第１２図）に対するアドレス入
力として処理する回線ＵＡＤＤＲＯＯ乃至ＵＡＤＤＲ１
１に対してゲートされる。

第１２図は、４Ｋｘ１００ビツトのストアを生じる結果
となる４に×４ビットのＲＡＭチップを構成する制御ス
トア６０７のロジック図である。

１２ビツトのアドレスＵＡＤＤＲＯＯ乃至ＵＡＤＤＲ１
１＆″Ｓ、並列で２５の各チップに対して加えられるが
、これは信号ＣＷＲＩＴｎが「誤り」であるとすれば、
それぞれ前記アドレスにより指示された場所のビットの
４つを出力する。（ＣＷＲＩＴＥｎ＆工、本文において
は論述しない制御ストア６０７をロードする時のみ「真
」となる。）２００の出力回線ｃｓｏｏ乃至Ｃ８９９は
′５０７の１００ビツト出力を構成する。９６ビツトの
Ｃ３ＯＯ乃至Ｃ８９５のみが本実施態様においてこの時
使用される。

第１６図および第１４図はそれぞれ先取出しレジスタ６
０８および先取出しバッファ６０９のロジック図であり
、これは−緒に本発明の二重先取出し経路を構成する。

先取出しレジスタ５０８は１２の８進数の（即ち、パッ
ケージ当り８つの回路）フリップフロップ−チップとし
てパッケージされた９６ビツトのレジスタを構成する。

これは、前述の如（、もしその時のマイクロ命令が分岐
しなければ次を実行すべきマイクロ命令でロードされ、
制御ストア３０７に現わハるマイクロ命令は、「真」と
なる信号ＬＡＳＴ７０ＣＬＫｎにより制御されるように
１４０ナノ秒のマイクロ命令サイクルの最初０７０ナノ
秒の終りにｃｓｏ　ｏ乃至Ｃ８９５を出力する。９６の
出力５ＥＬＵＩＲＯＯ乃至５ＥＬＵＩＲ９５（出力可能
信号ＴＥＳＴＰＡＳＳＥＤｎの為「偽」の状態により使
用可能となる時）は、マイクロワード・レジスタ６１０
に対する入力となる。もしその時のマイクロ命令が分岐
しなければ、先取出しレジスタ６０８からのマイクロ命
令はこのためマイクロワード・レジスタ６１０に対して
転送され、次の実行マイクロ命令となる。

先取出しバッファ３０９は、１２の８進数のバッファ回
線駆動回路からなる。これらは７リツブフロツブではな
いこと、またこのため先取出しバッファ３０９はレジス
タでないこと（即ち、これが制御ストア６０７の出力は
格納せず、これら出力をマイクロワード・レジスタ６１
０に対して通すのみであること）を留意さハたい。信号
ＴＥＳＴＰＡＳＳＥＤｎの「真」の状態により使用可能
状態になる時、先取出しバッファ６０９は分岐対象マイ
クロ命令を通し、その時のマイクロ命令サイクルの終り
に９６の制御ストア３０７出力Ｃ８９５上に現われ、回
線５ＥＬＵＩＲＯＯ乃至５ＥＬＵＩＲ９５上でマイクロ
ワード・レジスタ５１０の入力に至る。もしその時のマ
イクロ命令が分岐するならば、これはこの経路を通って
対象マイクロ命令が次の実行マイクロ命令となる。

第１５図は、２５０４ビツトのシフトレジスタｓチップ
を構成するマイクロワード・レジスタ５１０のロジック
図である。入力は、もしこのマイクロ命令が分岐しなげ
れば前述の如（先取出しレジスタ３０８から、またもし
このマイクロ命令が分岐するならば先取出しバッファ３
０９を通る９６の回線５ＥＬＵＩＲＯＯ乃至Ｓ　ＥＬＵ
　Ｉ　Ｒ９５である。５ＥＬＵＩＲＯＯ乃至５ＥＬＵＩ
Ｒ９５は信号ＵＩＲＣＬＫｎ１５［］１の「真」の変換
によりマイクロワード・レジスタ３１０に対してクロッ
クされることになる。マイクロワード・レジスタ６１０
の出力はマイクロ命令の処理要素（即ち、ＡＬＵ６１２
）を直接制御し、このためマイクロワード・レジスタ６
１０に対してロードされるマイクロ命令か実行するマイ
クロ命令となる。

第１６図は、表１の命令ンーケンスのための制御ストア
３０７、先取出しレジスタ５０８、先取出しバッファ５
０９およびマイクロワード・レジスタ５１０間の対話の
詳細なタイミングを示している。回線１６０１は３つの
連続するマイクロ命令サイクルを規定し、回線１６０２
はこれらをナノ秒のタイミングと関連付ける。マイクロ
命令１００（表１からの）はサイクル１０間に実行され
るものとする。次に、このマイクロ命令１ｏｏが行なわ
れることがないと仮定さハる４００への条件付き分岐で
あるとして、サイクル２においてマイクロ命令１０１（
次の順位のマイクロ命令）がどのように実行されるかに
ついて考える。

その時実行中のマイクロ命令であるマイクロ命令１００
は前に実行されたマイクロ命令に対する次の順位の命令
のマイクロ命令であることによって到達したものとする
。前に述べたように、そのアドレス（１００）はこの時
ＰＣ３０１に保持される。（分岐目標としてこれに達し
たならば、そのアドレスは前述の如く分岐ラッチ６１４
にあることになる。）前述の如く、サイクル１の最初の
７゜ナノ秒の間に、マイクロ命令１００のアドレス（１
００）はＰＣＭＵＸ３０５およびＭＵＸ３０６を経て制
御ストア５０７に対して送られるＰＣ＋１加算器３０３
を介し１０１へ１だけ増分される。

サイクル１の最初の７０ナノ秒の間の終りに、場所１０
１からのマイクロ命令は回線１６ｏ７により示されるよ
うに制御ストアの出力側において得ることができる。回
線１６０４が示すように、信号ＬＡＳＴ７０ＣＬＫはこ
の時「真」となり、先取出しレジスタ６０８（第１６図
参照）におけるマイクロ命令を格納する。回線１６０８
が示すように、マイクロ命令１０１は１４０ナノ秒後の
ＬＡＳＴ７０ＣＬＫの次の「真」の変換まで先取出しレ
ジスタ３０８に格納された状態のままである。サイクル
１の最後の７０ナノ秒の間、制御ストア３０７はこの時
実行中のマイクロ命令から得られるように対象マイクロ
命令の分岐アドレスによりアクセスされる。前述の如（
、これは分岐ＭＵＸ３０２およの終りにＣ８出力側にお
いて得ることができる。

第１４図によれば、制御ストアの出力が先取出しバッフ
ァ３０９に対して入力されるが、これらは信号ＴＥＳＴ
ＰＡＳＳＥＤが真でない（回線１６０６）であるため、
この特売取出しバッファ５０９を通されることはないこ
とが判る。もしその時のマイクロ命令が分岐であるなら
ばＴＥＳＴＰＡＳＳＥＤは真となり、その仮定はこの時
のマイクロ命令１００は分岐しないことである。一方、
第１６図においては、ＴＥＳＴＰＡＳＳＥＤ１４０１の
偽の状態は、先取出しレジスタ３０８の内容（これらの
内容はマイクロ命令１０１である）を回線１６０９上に
示されるように回線５ＥＬＵＩＲに対してゲートされる
ことを可能にする。１４０ナノ秒の時点において、信号
ＵＩＲＣＬＫが真の状態になる（回線１６０５）。

第１５図によれば、ＵＩＲＣＬＫのこの変換が回線５Ｅ
ＬＵＩＲをマイクロワード・レジスタ３１０にクロック
する（回線１６１１）。このため、マイクロ命令１０１
は前記マイクロワードΦレジスタを占有し、サイクル２
の間にその時実行中の命令である。値「１０１」は信号
回線ＰＣＡＤＲＯＯ乃至ＰＣＡＤＲＩＩ上のＰＣＭＵＸ
３０５からサイクル２の間に生じることになる取出しに
おいて用いられるＰＣ５０１２ｍ変換される。

表１はマイクロ命令１０１が行なわれるべき２００への
条件付き分岐を含むことを前提とするため、マイクロ命
令２００はサイクル６０間マイクロワード・レジスタを
占有することになる。

サイクル１と同様に、次の順位の制御ストアの場所（場
所１０２、即ちＰＣり０１から値１０１をとることによ
り得てこれをＰＣ＋１加算器６０３において１０２へ増
分することにより得られるアドレス）がサイクル２の最
初の７０ナノ秒の間にアクセスされ（回線１６０３）、
マイクロ命令１０２がＬＡＳＴ７０ＣＬＫによって先取
出しレジスタに対しゲートされる（回線１６０８）時点
において制御ストアの出力において得ることができる（
回線１６０７）。増分されたアドレス１０２は、ＰＣ３
０１に格納される。制御ストアの場所２００（マイクロ
命令１０１から得られる目標ア製レス）はサイクル２０
２番目の７０ナノ秒の間にアクセスされ（回線１６０３
）、分岐目標マイクロ命令２００はサイクル２の終りに
制御ストアの出力側および先取出しバッファの入力側に
おいて得ることができる（回線１６０７）。値２００は
、分岐ラッチ′５１４において格納される。この分岐が
行なわれるべきことを判定したＡＬＵ３１２は信号ＴＥ
ＳＴＰＡＳＳＥＤを生じる（回線１６０６）。第１６図
においては、ＴＥＳＴＰＡＳＳＥＤは先取出しレジスタ
から回線５ＥＬＵＩＲに対する次の順位のマイクロ命令
１０２のゲート動作を禁止しく回線１６０９）、第１４
図においては、ＴＥＳＴＰＡＳＳＥＤが先取出しバッフ
ァを経て回線５ＥＬＵＩＲに対する分岐目標マイクロ命
令２００のゲート動作を可能にする。時点２８０ナノ秒
においては、ＵＩＲＣＬＫが真の状態に変換する（回線
１６０５）。第１５図においては、この状態は分岐目標
マイクロ命令２００を回線Ｓ　ＥＬＵ　Ｉ　Ｒからマイ
クロワード・レジスタ６１０ヘクロツクする。このため
、分岐目標マイクロ命令２００はサイクル乙の間に実行
される。

サイクル６の最初の半分において、マイクロ命令２１０
が先取出しされる（回線１６０７　）。その時実行中の
マイクロ命令（２００）は分岐の目標であった故にこれ
に達するため、ＰＣ３０１は活動状態にはならず、値２
００が分岐ラッチ６１４に格納され、分岐＋１加算器３
０４は所要のアドレス２０１まで増分する。

サイクル乙の最後の半分において、実行中のマイクロ命
令２００がその目標アドレスとして５００を指示し、マ
イクロ命令５００が事前に取出される。この２つの内の
一方が本文には説明しないサイクル４において実行する
ように選択される。

次に、スタック６１５とスタック−ポインタ３１６につ
いて論述する。

あるスタックをアドレス指定するための従来技術の方式
が第１７図に示される。スタック１７０６は、ある数の
記憶場所、本例では４つの記憶場所を有する記憶装置で
ある。スタック拳ポインタ１７０１は、アクセスが要求
されるスタック１７０１５における場所のアドレスを含
むためのフリップフロップ・レジスタである。増分／減
分装置１７０５は、スタック・ポインタ１７０１の内容
を１つだけ加減算することができる。（スタック場所は
順次アドレス指定されるため、ランダム・アクセス・メ
モリーにおける場合のようにスタック・ポインタ１７０
１を任意の内容でロードすることは必要でない。）スタ
ック−ポインタ１７０１は、スタック１７０６における
記憶場所と同数の値を保有することができなければなら
ない。スタック１７０６は４つの場合を有するため、ス
タック・ポインタ１７０１の２ビツトの場所は４つの組
合せ、即ち００．０１．１０および１１にわたって増分
することができる。

スタック１７０５における４つの場所の特定の１つを選
択するためには、スタック・ポインタ１７０１の内容を
復号することにより１つの「アドレス選択回線」を使用
可能の状態にすることが一般に必要である。デコーダ１
７０２は、スタック・ポインタ１７０１の可能な各内容
を認識する組合せのゲート動作を含み、４つのアドレス
選択回線１７０６の対応する１つを使用可能状態にし、
その結果スタック１７０３の対応する場所とバス１７０
４間におけるデータの転送を生じることになる。

（記憶装置の動作については文献において公知であり、
本文では論述しない。） 別のゲート動作は「オーバーフロー」および「アンダー
フロー」の状態を検出するためデコーダ１７０２に含め
ることができる。（定義として、スタックの容量を越え
るある試みが行なわれる時スタックはオーバーフローす
るといわれ、データが前にスタックに格納されなかった
時スタックからデータを検索する試みが行なわれる時ア
ンダーフローするといわれる。） 第１８図は、本発明のスタック・アドレス方式の概略図
を示す。スタック３１５は、その各々がアドレス選択回
線１８０２の１つにより使用可能状態にされる４つの１
２ビツトの記憶場所を保有する。アドレス選択回線１８
０２の各々は、従来技術における如く増分／減分レジス
タではな（１つのシフトレジスタであるスタック・ポイ
ンタ６１６の出力側である。スタック・ポインタ６１６
は、少な（ともスタック３１５の記憶場所と同数の段を
持たなければならない。（本実施例においては、スタッ
ク・ポインタ３１６における段数はスタック６１５にお
ける記憶場所の数より２つ多い。以下に述べるように、
この２つの余分な段数はオーバーフローの検出において
その助けを行なう。）スタック・ポインタ６１６は最初
その最も右側段（段５）における１つの１ビツトでロー
ドされ、そして、残りは０ビツトで満される。この１ビ
ツトは、各スタック書込みの後左側にシフトされ、各ス
タックの読出しの後右ヘシフトされる。ある時点におい
て１ビツトを含む段はその出力を真の状態に保持し、ス
タック・ポインタ６１６の出力回線は実際にアドレス選
択回線１８０２であるため、適正なアドレス選択回線は
従来技術の方式が必要とするゲート動作または復号動作
のいずれも必要とすることなく真となる。多くの用途に
おいてスタックを迅速に動作させることが必要であるた
め、ゲート動作と関連する遅延を排除されることは有利
となる。ビットのシフトは前述の如（左から右方である
が、この方向は逆にすることもでき、依然として本文に
述べた本発明を利用する結果となる。

本実施例では、戻りマイクロ命令により後に使用される
ため呼出しマイクロ命令に続くマイクロ命令のアドレス
を唯一の目的のため、即ちこれを格納するためにスタッ
ク６１５を使用する。例えば、もしマイクロ命令７００
があるサブルーチンを呼出す呼出しマイクロ命令である
ならば、アドレス７Ｄ１（前述の如（、ＰＣ＋１加算器
３０５において７００を増分してこれをＰＣマルチプレ
クサ３０５を介して回線ＰＣＡＤＲＯＯ乃至ＰＣＡＤＲ
１１に対して送り、これをＰＣ３０１にロードすること
により得られる）はＰＣ３０１から出力されてスタック
の最上部に格納される。このサブルーチンが戻りマイク
ロ命令を実行する時、アドレス７０１は前記スタックの
最上部から検索され、次のマイクロ命令アドレスとして
分岐マルチプレクサ３０２に対し入力される。このよう
に、実行は呼出しマイクロ命令に続くマイクロ命令に戻
る。

本実施例においては、ＰＣ３０１の内容はマイクロ命令
サイクル毎に次に使用可能なスタックの場所に対して書
込まれる。しかし、その時のマイクロ命令が条件付き呼
出しマイクロ命令でありまた指示された条件が満たされ
るだけで、スタック・ポインタ３１６＆工左方ヘシフト
される。従って、実際に分岐を生じる呼出しマイクロ命
令の戻りアドレスであるＰＣ３０１の内容のみが他の全
てのマイクロ命令に対してスタック内に保持され、スタ
ック・ポインタ６１６をシフトできないと選択された各
々スタック３１５の場所を保持する結果となり、その内
容が次のマイクロ命令サイクルの間に重書きされること
になる。

前述の如（、スタック・ポインタ６１６は最初に段５に
おける１ビツトを除いて全て０のビットに対してセット
される。段５における１０ピツトは場所３を選択する。

場所３がある呼出しマイクロ命令に対して書込まれる時
、この１ビツトが場所２を選択する段４にあるようにス
タック・ポインタ３１６が１段０ヘシフトされる。更に
３つの呼出しマイクロ命令が場所２．１．０の充填を生
じ、前記の１つのビットを段３．３．１へそれぞれシフ
トし、この時スタックが充填状態となる。

スタック５１５においである戻りアドレスを格納しよう
とする他の試みがこの１ビツトを段０ヘシフトする。実
際にはスタックへの書込みは行なわれず、スタック・ポ
インタ５１６の段１と関連するスタック場所は存在しな
い。このためオーバーフローを生じるが、本実施例は書
込むことができないデータを検索するための試みが行な
われるまでオーバーフローの検出は行なわない。スタッ
ク３１５から読出すための次の試み（書込むことができ
ないデータを読戻す試み）はゲー）１８０３か−ら信号
０ＶＥＲＦＬＯＷを生じる。

スタックが空の時（このスタックには何も書込まれなか
ったか、あるいはこのスタックに書込まれた全てが読戻
されたか９いずれかの理由で）、１つのビットがシフト
レジスタ３１６の段５にある。この時スタックを読出す
試みはスタック・ポインタ６１６のシフトは行なわない
が、ゲート１８０４から信号ＵＮＤＥＲＦＬＯＷ　を生
じることになる。

第１９図は、スタック・ポインタ３１６のロジック図を
示す。これは６つのＤ型フリツブワロツブからなる。（
Ｄ型フリップフロップは入力ＣＬＫが論理値ハイの状態
に変移する時Ｄ（データ）入力の状態を捕捉してこれを
格納する。）段０は最上部（要素１９０３　）　（従来
は「左方」と呼んだ）において示され、段５（スタック
′５１５の最初の場所と関連する）は最下部（要素１９
０４）（従来は「右方」と呼んだ）に示される。ゲート
・グループ１９０１は、条件付き呼出しマイクロ命令を
指定する０１と等しいその時マイクロ命令のビットＢＲ
ＴＹＰＫより、また必要条件が満たされることを示す信
号ＴＳＴＣＮＤＯによって使用可能状態となり、呼出し
マイクロ命令が行なわれることを示す信号Ｃ５ＴＫＣを
生じる。同様に、１１およびＴＳＴＣＮＤＯＫ等しいビ
ットＢＲＴＹＰが、戻りマイクロ命令が行なわれるべき
ことを示すゲート動作グループ１９０２からの信号Ｒ５
ＴＫＣを生じる。

ある呼出しマイクロ命令と同時に、信号Ｃ５ＴＫＣは（
「左方」への変換により）シフト・スタック・ポインタ
３１６を比較的小さな番号の段へシフトして、以降のス
タックの場所を示す。例えば、ゲート１９０５はＣ５Ｔ
ＫＣおよび５ＴＣＫＣ５（段３の状態）によって使用可
能状態となり、この状態を段２ヘゲートする。

同様に、戻りマイクロ命令と同時に、Ｒ８ＴＫＣはスタ
ック・ポインタ６１６を更に大きな番号の段（「右方」
）ヘシフトする。グー）１９０６は、例えば、段２の状
態を段３ヘシフトする。

５ＴＫＣ２，５ＴＫＣ５，５ＴＫＣ４および５ＴＫＣ５
（それぞれ、段２乃至段５の出力）は信号Ｒ，ＥＳＴＯ
ＲＥにより使用可能状態にされた２：１ＭＵＸ１９０７
を経て、それぞれアドレス選択回線１８０２である５Ｔ
ＫＷＯ１ＳＴＫＷＩ、５ＴＫＷ２および５ＴＫＷ５に対
して送られる。

スタック３１５を構成する回路を第２０図に示す。４つ
の場所の各々は、６つの二重り型フリップフロップから
構成されている。（二重り型フリップフロップは２つの
Ｄ型フリップフロップを１つのパッケージに組合せたも
のである。）例えば、要素２０１１は場所０のビット０
および１を格納し、ピン１および６＆′ｆ−それぞれビ
ット０および１に対する入力であり、ピン７および９は
それぞれビットＯおよび１に対する出力である。要素２
０１１は、これが場所Ｏの一部であるため、ピン４にお
けるアドレス選択回線１８０２の５ＴＫＷＯを要求する
。

４つの場所２００１．２００２．２００６．２００４の
各々は、それぞれ５ＴＫＷＯ１ＳＴＫＷＩ、５ＴＫＷ２
．５ＴＫＷ５により使用可能状態にされる。

スタック５１５は、前述の如＜ＰＣ５０１の内容を格納
するため使用される。ＰＣ３０１の出力即ちＰＣＲＯＯ
乃至ＰＣＲｌｌは、信号ＲＥＳＴＯＲＥの制御下で２　
：　Ｉ　ＭＵＸ２０１２．２０１６．２０１４　　を通
って回線５ＴＫ１００乃至５ＴＫ１１１に対し送られる
が、これらは４つのスタックの各場所と並列に入力され
、前述の如くアドレス選択回線１８０２によりその時使
用可能状態にある１つの場所に格納される。

ＰＣ３０１の回路はマイクロ命令サイクル毎にスタック
り１５に格納されるが、前述の如（スタック・ポインタ
６１６は呼出しマイクロ命令が実行される時を除いて左
方ヘクフトされないことに注目されたい。従って、スタ
ック！１１５に対して書込まれた状報は呼出しマイクロ
命令を除いて保管されず、もしスタック・ポインタ６１
６がシフトされなければ、あるマイクロ命令サイクルに
おいてスタックの場所に書込まれたデータは次のマイク
ロ命令サイクルに重書きされることになる。

第２１図は、戻りマイクロ命令の構成のため分岐ＭＵＸ
３０２および分岐アドレス前送回路３１３によって要求
される信号を生成するだめの論理回路を示す。ゲート２
１０１．２１０２．２１０６．２１０４は、戻りマイク
ロ命令を示す１１と等しいその時実行中のマイクロ命令
のビットＢＲＴＹＰにより使用可能状態にされる。各々
はシフトレジスタ３１６の段の１つにより使用可能状態
にされ、前述の如くスタック３１５におけるある場所を
示す。

例えば、ゲート２１０６は５ＴＫＣ３によって使用可能
状態にされ、スタックの場所１がその時書込まれるよう
に選択されることを意味する。この状態は更に、スタッ
クの場所２がこれに格納されたある戻りアドレスを有す
る最後のスタックの場所であることを意味する。従って
、グー）２１０５は信号５ＴＫ２　ＢＲを生じ、スタッ
ク場所２に含まれるアドレスがこの時分岐目標アドレス
として使用されることを示す。

そのアドレスがスタック場所２に保持される場所に対す
る分岐動作は、分岐ＭＵＸ３０２によって始められる（
第５図および第６図）。ビット０２を一例として用いて
第５図を照合すると、ゲート５０２は（今述べた許りの
）信号５ＴＫ２　ＢＨによって使用可能状態にされ、信
号５ＴＫＯ２（第２０図においてはスタック場所２のビ
ット０２として示される）を通す。ロジック・グループ
５０１はこの時ＢＲＡＤＲｎ２を出力する。同様に、第
５図および第６図に示された他の１１のロジック−グル
ープは、グループ５０１と共に１２ビツトのアドレスＢ
ＲＡＤＲＯＯ乃至ＢＲＡＤＲ１１を出力し、前述の如（
その結果このアドレスへの分岐を生じることになる。

マイクロワードにおけるエラーがスタックのオーバーフ
ローまたはアンダーフローを生じる場合には、丁度述べ
た許りのように分岐ＭＵＸによって生じたアドレスが不
確定であり、このような不確定のアドレスへの分岐の試
みは不確定な結果を生じることになる。このような場合
には、コンピュータは一般に「トラップ」状態を生じ、
即ち機械をできるだけ正常にエラーから回復させるシー
ケンスの開始にマイクロ命令の実行を強制する。

構成上の規定によれば、本実施例においては、もしスタ
ックのオーバーフローが検出されるならば、制御ストア
３０７の場所１におけるマイクロ命令に対し、またアン
ダーフローが検出される場には場所２におけるマイクロ
命令に対してトラップする。次に、これらのトラップが
構成される方法についての論述を行なう。

オーバーフローの状態は、第２１図において詳細に示さ
れたグー）１８０３１によって検出される。

戻りマイクロ命令を示す１１と等しいビットＢＲＴＹＰ
、および前述の如くスタック６１５における使用可能な
場所を越えて書込みを行なう従来の試みを示す５ＴＫＣ
Ｏは、オーバーフローを示す信号５ＴＫＯＶＦＬを生じ
る。戻りマイクロ命令を指示するビットＢＲＴＹＰに応
答するゲート１８０４と、スタックが前述の如（空であ
ることを示す５ＴＫＣ５はアンダーフローを示す信号５
ＴＫＵＮＦＬを生じる。これらの信号のいずれかはゲー
ト２１［］５をして信号５ＴＫＥＲＲを生じさせる。

次に、第１０図の分岐アドレス前送回路３１３について
述べる。ゲート１００１乃至１０１２の各々によれば、
アドレスＢＲＡＤＤＲＯＯ乃至ＢＲＡＤＩ）Ｆｔｌｌが
回線ＢＲＡＤＤＲＯＯ乃至ＢＲＡＤＤＲ１１に対して送
られるためには、信号５ＴＫＥＲＲ，５ＴＫＵＮＦＬお
よび５ＴＫＯＶＦＬは全てあってはならない。もし５Ｔ
ＫＵＮＦＬおよび５ＴＫＥＲＲが存在すると、１２の全
ての出力ビットはＳゲート１０１１を可能状態にする５
ＴＫＵＮＦＬの故ｖｃ１となるＢＲＡＤＤＲｌｏを除い
て０となる。

同様に、もＬＳＴＫＯＶＦＬおよび５ＴＫＥＲＲが存在
するならば、５ＴＫＯＶＦＬがゲート１０１２を使用可
能状態にするため１となるＢＲＡＤ−ＤＲｌｌを除いて
１２の全てのビットが０となる。このビット構成は必要
なアドレス１を表わす。

本発明はその主旨または特有の特性から逸脱することな
く更に他のいくつかの形態において実施することができ
る。このため、本文の実施態様は全ての観点から例示で
あって限定ではないと見做すべきであり、本発明の範囲
は本文の記述よりも頭書の特許請求の範囲によって示さ
れ、従って特許請求の範囲の相等内容の童味および範囲
内に該当する全ての変更は本発明に包含されるべきもの
である。

【図面の簡単な説明】

第１図はマイクロ命令を使用する従来技術の機械のマイ
クロコード制御方式を示すブロック図、第２図は第１図
の従来技術の機械において実行する仮定されたあるマイ
クロ命令のシーケンスのタイミングを示すタイミング・
チャート、第５図は本発明のマイクロ命令取出し方式を
示す概略図、第４図は本発明を実施した機械において実
行するある仮定されたマイクロ命令のシーケンスのタイ
ミングを示すタイミング・チャート、第５図および第６
図は本発明の分岐アドレス峰マルチプレクサを含む回路
を示す図、第７図は本発明の分岐ランチおよび分岐アド
レス増分装置からなる回路を示す図、第８図は本発明の
プログラム・カウンタとプログラム・カウンタ増分装置
を含む回路を示す図、第９図は本発明のプログラム・カ
ウンタ入カマルチブレクサを構成する回路図、第１０図
は本発明の分岐アドレス前送りのための回路を示す図、
第１１図は本発明の制御ストアのアドレス人カマルチブ
レクサを示す図、第１２図は本発明のマイクロ命令制御
ストアを示す図、第１６図は本発明のマイクロ命令の先
取出しレジスタを示す図１、第１４図は本発明のマイク
ロ命令の先取出しバッファを示す図、第１５図は本発明
のマイクロワード・レジスタを示す図、第１６図は本発
明の機械において実行する仮想マイクロ命令シーケンス
の詳細なタイミング・チャート、第１７図は従来技術の
メモリーアドレス指定方式を示す図、第１８図は本発明
のスタック・アドレス指定方式の高レベルの概略図、第
１９図は本発明のスタック・ポインク回路を示す図、第
２０図は本発明のスタックを示す図、および第２１図は
本発明のあるゲート回路を示す図である。 ３０１・・・プログラム・カウンタ（ＰＣ）、３０２・
・・分岐マルチプレクサ、　３０６・・・ｐｃ＋ｉ加算
器、　５０４・・・分岐＋１加算器、　５０５・・・Ｐ
ＣＣマルチフレフサＭＵＸ）、　　３０６・・・マルチ
プレクサ、　３０７・・・制御ストア、　６０Ｂ・・・
先取出しレジスタ、　　６０９・・・先方出しバッファ
、３１０・・・マイクロワード・レジスタ、　６１１・
・・分岐アドレス、　　３１２・・・ＡＬＵ、　　　５
１６・・・分岐アドレス前送回路、　６１４・・・分岐
ラッチ、３１５・・・スタック、　　３１６・・・スタ
ック・ポインタ、　　１００１〜１０１２．１８０２・
・・アドレス選択回線、　　１８０６．１８０４．１９
０６．１９０４．１９０５．１９０６．２１０１．２１
０２．２１０６．２１０４・・・ゲート、　　１９０１
．１９０２・・・ゲート・グループ、図面の浄書（内容
に変更なＬ１ ＦＩＧ、１５　　￥ の３ ＦＩＧ、２０　＋の２ に３−＋ −に工ｌ ＝に３： に３−（ ｏ、ｔ　　２００Ｂ ；３ −４．５　２００７ ＦＩＧ、２０−′ｆの４ ↑ ＬＯＧＡＴＩＯ／Ｖ　　２ 手続補正書く方式） 昭和６１年　４月２４日 特許庁長官　　　宇　賀　１口　部　　殿　　　　　嫉
６１、事件の表示 昭和６１年特許願第１６６６９丹 ２、発明の名称 ストアト・プログラム型ディジタル・コンピュータの増
速方法ｌｉ７装置 ３、補正をする者 事件との関係　　　出　願　人 住所 名　称　　データー・ゼネラル・コーポレーション４、
代理人 住　所　　東京都千代田区大手町二丁目２番１号新大手
町ピル　２０６号室 ５、補正命令の日付　　昭和６１年　３月２５日　（発
送日）６、補正の対象 Ｃ−！ｋＲτΔ）ｒｂ　ン！ 手　　続　　補　　正　　書 昭和６１年４月４日 か

Claims (1)

1. 【特許請求の範囲】 １、予め定めたシーケンスにおいてディジタル・コンピ
   ュータにより実行される命令を格納し、予め定めた該シ
   ーケンスに従つて前記の格納された命令の１つをフェッ
   チし、 分岐命令である前に取出された格納命令に応答して前記
   の格納された命令の別のものをフェッチし、 第１の一時記憶場所に前記の別の前にフェッチされた格
   納命令を格納し、 第２の一時記憶場所に前記の別の前にフェッチされた格
   納命令を格納し、 前記の第１と第２の一時記憶場所に格納された前にフェ
   ッチされた命令からディジタル・コンピュータによつて
   実行される次の順位の命令を選択する工程を含み、該選
   択は分岐命令である前にフェッチされた前記命令によつ
   て判定され、 前記の選択された次の順位の命令を実行する工程を含む
   ことを特徴とするディジタル・コンピュータの操作方法
   。 ２、各々が処理装置内の制御ストア装置に格納される命
   令に応答してディジタル・データを処理する処理装置を
   含むディジタル・コンピュータ・システムにおいて、 前記制御ストア装置から前記命令を受取る二重先取出し
   装置を設け、該二重先取出し装置は、（ａ）前の順位の
   命令の実行サイクル期間に、前記制御ストア装置から次
   の順位の命令を受取つてこれを格納する先取出しレジス
   タ装置と、 （ｂ）前記の前の順位の命令の同じ実行サイクルの期間
   に、前記制御ストア装置から分岐目標命令を受取る先取
   出しバッファ装置とを含み、 前記命令を前記先取出しレジスタ装置または前記先取出
   しバッファ装置のいずれかから選択するマイクロワード
   ・レジスタを設け、該選択は前の順位の命令に応答する
   ことを特徴とするディジタル・コンピュータ・システム
   。