JPS61202465A - Thyristor with overvoltage protecting function - Google Patents

Thyristor with overvoltage protecting function

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JPS61202465A
JPS61202465A JP4284685A JP4284685A JPS61202465A JP S61202465 A JPS61202465 A JP S61202465A JP 4284685 A JP4284685 A JP 4284685A JP 4284685 A JP4284685 A JP 4284685A JP S61202465 A JPS61202465 A JP S61202465A
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JP
Japan
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thyristor
base layer
impurity concentration
layer
overvoltage protection
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JP4284685A
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Japanese (ja)
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Takashi Yotsudo
孝 四戸
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H01ELECTRIC ELEMENTS
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    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • H01L31/101Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/111Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors
    • H01L31/1113Devices sensitive to infrared, visible or ultraviolet radiation characterised by at least three potential barriers, e.g. photothyristors the device being a photothyristor

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Abstract

PURPOSE:To accurately control a breakdown voltage by composing a high resistance base layer of layers having high and low impurity density, and partly removing the high density layer so that the region takes a voltage breakdown by punch-through. CONSTITUTION:A P-type emitter layer 11, an N-type base layer 12 and a P-type base layer 13 are commonly provided in the inner periphery of a main thyristor MT, and an auxiliary N-type emitter layer 17 and an auxiliary electrode 18 are provided to form a pilot thyristor PT. Further, a photoreceptor 23 is formed in the inner periphery of the thyristor PT, and a high impurity density base layer 21 directly under the thyristor PT is removed to form a voltage breakdown region 22 lower at a blocking voltage from the other region. The layer 17 of the thyristor PT is formed to be deeply diffused from an N-type emitter layer 14 of the thyristor MT to increase lateral resistance of the P-type base layer of the thyristor PT.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は降伏電圧(以下VBOと略す。)をこす過電圧
がアノード・カソード間に印加されると安全に電圧トリ
ガすることができる過電圧保護機能付サイリスタ1こ関
する。
[Detailed Description of the Invention] [Technical Field of the Invention] The present invention provides an overvoltage protection function that can safely trigger a voltage when an overvoltage that crosses the breakdown voltage (hereinafter abbreviated as VBO) is applied between an anode and a cathode. One thyristor is involved.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

サイリスタのアノード・カソード間に降伏電圧をこす過
電圧が印加されると、数mA〜数10mAの微小な降服
電流で破壊し−CL、まり。過電圧印加による誤点弧で
素子が破壊することを防止するため、一般には電源電圧
の2〜3倍の定格電圧のサイリスタを使う。しかし、直
流送電用サイリスタパルプなどのように、多数のサイリ
スタを直列接続して使9装置では、1部のサイリスタが
ターンオンに失敗すると、これらの少数のサイリスタに
定格電圧の数倍以上の過電圧が印加され、前述した定格
電圧に余裕t−みる方法では過電圧破壊を防止すること
はできない。そのため、過電圧の印刀口を防止する外部
保護回路が必要になっていた。このような事情から過電
圧が印加されCも破壊しない過電圧保護機能付サイリス
タが強く望まれ′Cいた。
When an overvoltage that crosses the breakdown voltage is applied between the anode and cathode of the thyristor, the thyristor is destroyed by a minute breakdown current of several mA to several tens of mA, resulting in -CL. In order to prevent the element from being destroyed due to erroneous firing due to the application of overvoltage, a thyristor with a rated voltage two to three times the power supply voltage is generally used. However, in devices that use a large number of thyristors connected in series, such as thyristor pulp for DC power transmission, if one of the thyristors fails to turn on, a small number of thyristors may receive an overvoltage several times the rated voltage. Overvoltage breakdown cannot be prevented by applying a margin t to the rated voltage described above. Therefore, an external protection circuit was required to prevent overvoltage from occurring. Under these circumstances, there has been a strong desire for a thyristor with an overvoltage protection function that will not destroy the thyristor when overvoltage is applied.

第3図はこのような問題を解決すべく提案された従来の
過電圧保護機能付サイリスタの概略断面図である。同図
におい゛CXPエミッタ層11、Nベース層12、Pベ
ース層13、Nエミッタ層14からなる四層構造のPエ
ミッタ層11の1表面にはアノード成極15を、また、
短絡Nエミッタ層14の表面にはカソード電極16t−
配置し′Cメイ/サイリスタMTi構成しCいる。メイ
ンサイリスタMTの内周部には、Pエミッタ層11、N
ベース層12、Pベース層13t−共用し、補助Nエミ
ッタ層17と補助電極18を設け゛Cパイロットサイリ
スタPTを形成している。更Vζパイロットサイリスタ
PTの内周部には、湾曲部19fc待ったPベース層2
0が配しである。この構造は例えば、Pベース層13t
−井戸型にエツチングで除去し、その後に再度Pfi不
純物を熱拡散しPベース層20を形成するなどし“C実
現できる。あるいは、NWウェハの状態で井戸型にエツ
チングしC1これに両面からP型不純物を拡散すること
で同様の構造を得ることもできる。また、この構造では
、パイロットサイリスタPTの補助Nエミッタ層17を
メインサイリスタMTのNエミッタ層14より深く拡散
形成し、パイロットサイリスタFTOFベース層横方向
抵抗を大きくしている。
FIG. 3 is a schematic cross-sectional view of a conventional thyristor with an overvoltage protection function proposed to solve such problems. In the figure, an anode polarization 15 is provided on one surface of the P emitter layer 11 having a four-layer structure consisting of a CXP emitter layer 11, an N base layer 12, a P base layer 13, and an N emitter layer 14.
A cathode electrode 16t- is provided on the surface of the short-circuited N emitter layer 14.
A thyristor MTi is arranged and a thyristor MTi is arranged. In the inner peripheral part of the main thyristor MT, a P emitter layer 11 and an N emitter layer 11 are formed.
The base layer 12 and the P base layer 13t are commonly used, and an auxiliary N emitter layer 17 and an auxiliary electrode 18 are provided to form a C pilot thyristor PT. Further, on the inner circumference of the Vζ pilot thyristor PT, there is a P base layer 2 with a curved portion 19fc.
0 is the arrangement. This structure is, for example, a P base layer 13t.
- It is possible to realize "C" by etching away in a well shape and then thermally diffusing the Pfi impurity again to form a P base layer 20.Alternatively, by etching the NW wafer into a well shape and then applying Pfi from both sides of the Pfi impurity. A similar structure can also be obtained by diffusing type impurities.Also, in this structure, the auxiliary N emitter layer 17 of the pilot thyristor PT is diffused deeper than the N emitter layer 14 of the main thyristor MT, and the pilot thyristor FTOF base The layer lateral resistance is increased.

このような構造に2い゛C1アノード・カソード電極間
Vζ順方向に過電圧が印加されると、湾曲部19に電界
が集中し、そのとき湾曲部19近傍に発生する降服電流
によっ゛CパイロットサイリスタFT、メインサイリス
タMTが順次ターンオンする。
When an overvoltage is applied in the forward direction between the anode and cathode electrodes of 2C1 to such a structure, the electric field concentrates on the curved part 19, and the breakdown current generated near the curved part 19 causes the C pilot Thyristor FT and main thyristor MT are turned on in sequence.

ところがこのような過電圧保護機能付サイリスタには次
のような問題がめった。VaO値は主に湾曲1!1s1
9の曲率とPベース層13とPベース層200段差ΔX
により゛C決定される。湾曲部19の曲率几はエツチン
グ条件によっ゛C決定されるため、湾曲部の曲率几によ
りc vno値をコントロールすることは実際的ではな
い。従り’c vB、値はΔXによりC制御することに
なるが、vno値はΔXに敏感に影響するためΔXを高
精度に制御する必要がある。第4図にvao/voとΔ
Xの関係を示す。但し、Voは湾曲部を設けない時の降
伏電圧である。降伏電圧は接合部温度が低い方が小さく
なるから例えば定格4KVのサイリスタに例をとると、
最小保証接合部温度(通常−40℃)でVo)4KVに
゛なるようにVoの値を選定しである。−40℃でのV
o t−4〜4.5 KVにするのが一般的であるから
、’−400でVo = 4.5KV 、 vno =
 4 KVに設計した場合を想定するとVBo/Vo≦
0.89となる。
However, such thyristors with overvoltage protection have encountered the following problems. VaO value is mainly curved 1!1s1
9 curvature and P base layer 13 and P base layer 200 step difference ΔX
is determined by ゛C. Since the curvature of the curved portion 19 is determined by etching conditions, it is not practical to control the cvno value by the curvature of the curved portion. Therefore, the 'c vB value is controlled by ΔX, but since the vno value sensitively affects ΔX, it is necessary to control ΔX with high precision. Figure 4 shows vao/vo and Δ
Indicates the relationship between X. However, Vo is the breakdown voltage when no curved portion is provided. The breakdown voltage is smaller when the junction temperature is lower, so for example, taking a thyristor with a rating of 4KV,
The value of Vo is selected to be 4 KV at the minimum guaranteed junction temperature (usually -40°C). V at -40℃
It is common to set the voltage to t-4 to 4.5 KV, so at '-400 Vo = 4.5 KV, vno =
Assuming that it is designed for 4 KV, VBo/Vo≦
It becomes 0.89.

Yao/yo > 0.89の条件を満足させるには第
4図から明らかなように、Δxく10μmにする必要が
ろる。第3図からΔXは、 Δ” :′:Xoff −wPB+ 11)pr  、
、、、、、、、呻、−曲、、、曲(1)となる。但し、
(1)式でX。ffは井戸型エツチングした溝部の深さ
+ ’PBはPベース層13の厚さ+ wp7はPベー
ス層20の厚さを示しCいる。ΔXはXo f f・”
PR・WPTの3因子によりC決定されて2す、例えば
、Δx<loμmといつように、微少なΔXを高精度で
コントロールするにはX。ff + WPBr ’PT
をさらに高精度でコントロールする必要がめり、VaO
値を所定の値VCコントロールすることが非常に困難で
めった〇 〔発明の目的〕 本発明はこのような事情金考慝し′Cなさnたもので、
その目的とするところは聞易にvBo値をコントロール
することのできる構造を有する過電圧保護機能付サイリ
スタを提供することである。
As is clear from FIG. 4, in order to satisfy the condition of Yao/yo > 0.89, it is necessary to set Δx to 10 μm. From Fig. 3, ΔX is Δ”:′:Xoff −wPB+ 11)pr,
, , , , , , Moan - Song , , Song (1). however,
In formula (1), X. ff is the depth of the well-etched groove portion+'PB is the thickness of the P base layer 13+wp7 is the thickness of the P base layer 20C. ΔX is Xo f f・”
C is determined by three factors, PR and WPT.For example, when Δx<loμm, X is required to control minute ΔX with high precision. ff + WPBr 'PT
It became necessary to control VaO with even higher precision.
It is very difficult and rare to control the VC value to a predetermined value. [Object of the Invention] The present invention has been made with these circumstances in mind.
The purpose is to provide a thyristor with an overvoltage protection function that has a structure that allows the vBo value to be easily controlled.

〔発明の概要〕[Summary of the invention]

本発明は、サイリスタの高抵抗ベース層を比較的不純物
濃度の高い層と比較的不純物濃度の低い層とから構成し
、前者の一部を除去し、この領域でパンチスルーによる
電圧降伏を起こし゛C1過電圧がアノード・カソード間
に印〃0された時、安全にターンオンすることのできる
過電圧保護機能付サイリスタでるる。
The present invention consists of a high-resistance base layer of a thyristor consisting of a layer with a relatively high impurity concentration and a layer with a relatively low impurity concentration, and a part of the former is removed to cause voltage breakdown due to punch-through in this region. C1 is a thyristor with overvoltage protection function that can safely turn on when an overvoltage is applied between the anode and cathode.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、VBG値は、高抵抗ベース層の比較的
不純物濃度の低い層の厚さWと、比較的不純物濃度の高
い層の厚さΔωだけで決まるので、エツチング深さと高
精度で制御しc VBO値をコントロールする従来の構
造に比べ、単純なプロセスでより高精度にvBofLt
″コントロールすることが可能になる。また、湾曲部1
9で電圧降伏を起こす従来の構造に比べ、電圧降伏を起
こす領域の面積が広くとれるので、パイロットサイリス
タPTのゲート感度が低くてもサイリスタを安全にター
ンオンすることができる。
According to the present invention, the VBG value is determined only by the thickness W of the layer with a relatively low impurity concentration of the high resistance base layer and the thickness Δω of the layer with a relatively high impurity concentration, so the etching depth and high precision can be determined. vBofLt with higher accuracy in a simple process compared to the conventional structure that controls the VBO value.
"It becomes possible to control the bending part 1.
Compared to the conventional structure in which voltage breakdown occurs at point 9, the area where voltage breakdown occurs can be made larger, so the thyristor can be safely turned on even if the gate sensitivity of pilot thyristor PT is low.

〔発明の実施例〕[Embodiments of the invention]

以下、図を参照し“C1本発明の実施例について説明す
る。
Embodiments of the present invention will be described below with reference to the drawings.

第1図は、本発明の一実施例のサイリスタの断面図であ
る。Pエミッタ層11.N+ベース層21゜N−ベース
層12.Pベース層13.Nエミッタ層14がこの順に
積層さnた半導体層からなるPNPN構造の上記Pエミ
ッタ層11の表面にはアノード電極15を、また短絡N
エミッタ層14の表面にはカンード電極16を配置し′
CメインサイリスタMTを構成しCいる。メインサイリ
スタMTの内周部には、Pエミッタ層11.Nベース層
12゜Pベース層13を共用し、補助Nエミッタ層17
と補助電極1st−設けてパイロットサイリスタPT全
形成している。更にパイロットサイリスタPTの内周部
には、受光部23を形成し、パイロットサイリスタPT
直下のN ベース層21を取り去りて阻止電圧が他の領
域より低い電圧降伏領域22を設けである。
FIG. 1 is a sectional view of a thyristor according to an embodiment of the present invention. P emitter layer 11. N+ base layer 21°N- base layer 12. P base layer 13. An anode electrode 15 is provided on the surface of the P emitter layer 11 of the PNPN structure, which is made up of semiconductor layers laminated in this order.
A canned electrode 16 is arranged on the surface of the emitter layer 14.
C constitutes the main thyristor MT. The main thyristor MT has a P emitter layer 11. N base layer 12°P base layer 13 is shared, auxiliary N emitter layer 17
The pilot thyristor PT is completely formed by providing the auxiliary electrode 1st. Furthermore, a light receiving section 23 is formed in the inner peripheral part of the pilot thyristor PT, and the pilot thyristor PT
The N 2 base layer 21 immediately below is removed to provide a voltage breakdown region 22 having a lower blocking voltage than other regions.

また、この構造では、パイロットサイリスタPTの補助
Nエミッタ層17をメインサイリスタMTのNエミッタ
層14より深く拡散形成し、パイロットサイリスタPT
のPベース層横方向抵抗を大きくしている。
In addition, in this structure, the auxiliary N emitter layer 17 of the pilot thyristor PT is formed by diffusion deeper than the N emitter layer 14 of the main thyristor MT, and the pilot thyristor PT
The lateral resistance of the P base layer is increased.

このような構造からなる過電圧保護機能付サイリスタの
アノード・カソード電極間に順方向に過電圧が印那され
ると、N−ベース層12中に空乏層がのび、N ベース
層21がある領域では空乏層がN+ベース層でストップ
されるか、Nベース層を除去した領域22では空乏層が
ストップされずに伸びていき、ついには空乏層がPエミ
ッタ層11に到達し、パンチスルーによる電圧降伏が起
こる。この時に流れる降伏電流はパイロットサイリスタ
PT領域のPベース層13t−横方向に流れ、Nエミッ
タ層14の短絡部t−経由し゛Cカソード電極16から
外部回路へ流れる。この結果、降伏電流はパイロットサ
イリスタFT領域のPベース層13で横方向電圧降下を
生じ、パイロットサイリスタPTの補助Nエミッタ層1
7とPベース層13から々る接合を順方向にバイアスす
る。この順方向バイアス値が上記接合のビルトインポテ
ンシャル以上になると、補助Nエミッタ層17から電子
注入が起こり、パイロットサイリスタPTは過電圧ター
ンオンする。
When an overvoltage is applied in the forward direction between the anode and cathode electrodes of the thyristor with overvoltage protection function having such a structure, a depletion layer grows in the N-base layer 12, and depletion occurs in the region where the N-base layer 21 is located. Either the layer is stopped at the N+ base layer, or the depletion layer continues to grow without being stopped in the region 22 where the N base layer is removed, and finally the depletion layer reaches the P emitter layer 11, causing a voltage breakdown due to punch-through. happen. The breakdown current that flows at this time flows laterally to the P base layer 13t of the pilot thyristor PT region, and flows from the C cathode electrode 16 to the external circuit via the short circuit t of the N emitter layer 14. As a result, the breakdown current causes a lateral voltage drop in the P base layer 13 of the pilot thyristor FT region and the auxiliary N emitter layer 1 of the pilot thyristor PT.
7 and the P base layer 13 are forward biased. When this forward bias value exceeds the built-in potential of the junction, electron injection occurs from the auxiliary N emitter layer 17, and the pilot thyristor PT is turned on with an overvoltage.

コノパイロットサイリスタPTのオン電流は補助を極1
8t−d由し゛CメインサイリスタMTのPベース層1
3にゲート電流として流れ、メインサイリスタMTがタ
ーンオンする。
The on-current of the cono-pilot thyristor PT is auxiliary to pole 1.
8t-d P base layer 1 of C main thyristor MT
3 as a gate current, and the main thyristor MT is turned on.

過成圧が印加され死時にN+Nベース層1を除去した領
域22でパンチスルーにより電圧降伏が起こる条件を考
え〔みる。
Consider the conditions under which voltage breakdown occurs due to punch-through in the region 22 where the N+N base layer 1 is removed at the time of death due to the application of overpressure.

第2図は、N+ベース層がある領域とない領域でのそれ
ぞれの電界強度を示したものである。N−ベース層の厚
さ11:w、N+Nベース層厚さをΔωとすると、N+
Nベース層除去し死領域でのパンチスルーによる降伏電
圧値VPTは1 VPT:圧(W+Δω)2・・・・・・・・・・・・・
・・・・・・・・・・−・・・−(2)2ε で与えられる。ここで、eは半導体の誘電率、?は1子
の電荷、NはN−ベース層の不純物濃度である。−また
N+Nベース層ある領域での順方向阻止電圧1直■は、 V = Er 、 w −j!−!!−w ”−・・−
・−・・−・−・−・・・==−・−=  (3)g で与えられる。ここでE、はNベース層がるる領域の中
央接合における電界の値である。従り°(、N ベース
層を除去した領域でパンチスルーが起こる時の6の値は
式(2) 、 f3)より、E・=iN “1“122
・・−・・・・・・・−・・・・−・・(4)2g  
       W となる。E2が半導体の降伏電界gcより小さけnば、
アバランシェ降伏は起こらず、パンチスルーによって電
圧降伏が起こる。その条件は(4)式から、と求められ
る。例えば、N−ベース層の不純物濃度N = 4 X
 1013crs−”、 N−ベース層の厚さ!1l=
310μmとすると、アバランシェ降伏′鑞圧値Voは
4.5KVとなる。この時、Δωの最大値は式(5)よ
り73μmとなり、Δωく73μmの値を選ぶことによ
って、vO以下の任意のVprを選ぶことができる。
FIG. 2 shows the electric field strength in a region with and without an N+ base layer. N-base layer thickness 11: w, N+N base layer thickness is Δω, N+
The breakdown voltage value VPT due to punch-through in the dead area after removing the N base layer is 1 VPT: pressure (W + Δω) 2...
・・・・・・・・・・・・−・・・−(2) Given by 2ε. Here, e is the dielectric constant of the semiconductor, ? is the charge of one child, and N is the impurity concentration of the N-base layer. -Also, the forward blocking voltage in a certain region of the N+N base layer is V = Er, w -j! -! ! −w ”−・・−
・−・・−・−・−・・・・==−・−= (3) Given by g. Here, E is the value of the electric field at the central junction of the region around the N base layer. Therefore, the value of 6 when punch-through occurs in the region where the base layer is removed is E・=iN “1”122 from equation (2), f3).
・・・-・・・・・・・・・-・・・・-・・・(4) 2g
It becomes W. If E2 is smaller than the breakdown electric field gc of the semiconductor, then
Avalanche breakdown does not occur, but voltage breakdown occurs due to punch-through. The condition can be found from equation (4). For example, the impurity concentration of the N-base layer N = 4X
1013 crs-”, N-base layer thickness!1l=
When the thickness is 310 μm, the avalanche breakdown solder pressure value Vo is 4.5 KV. At this time, the maximum value of Δω is 73 μm according to equation (5), and by selecting a value of 73 μm less than Δω, an arbitrary Vpr less than or equal to vO can be selected.

例えばVPT=4KVとすると、ΔI#=51μmとな
る。
For example, if VPT=4KV, ΔI#=51 μm.

Δωが1μmずれた時のVPTの変化は22Vでるり、
十分精度良< Vptを設定テることが可能でおる。
The change in VPT when Δω shifts by 1 μm is 22V,
It is possible to set Vpt with sufficient accuracy.

また本発明の構造によれば、N+ベース層のない領域2
2全体に降伏電流が流れるので湾曲部19で電圧降伏を
起こす従来の構造に比べて降伏電流が流nる面積が広く
とれ、破壊が起こりにくくなる。
Further, according to the structure of the present invention, the region 2 without the N+ base layer
Since the breakdown current flows throughout the curved portion 19, the area over which the breakdown current flows is larger than in the conventional structure in which voltage breakdown occurs at the curved portion 19, and breakdown is less likely to occur.

更に、パイロットサイリスタFT直下にはN十ベース層
21がないので、Pエミッタ層11からの正孔の注入効
率が高く、パイロットサイリスタFTI のトリガ感度が高くなるので□耐量の大きなすt イリスタが得ら往る。
Furthermore, since there is no N+ base layer 21 directly under the pilot thyristor FT, the injection efficiency of holes from the P emitter layer 11 is high, and the trigger sensitivity of the pilot thyristor FTI is increased, so a □ thyristor with a large withstand capacity can be obtained. Go away.

本発明の構造を実現する方法は種々考えられる。Various methods can be considered to realize the structure of the present invention.

例えば、選択拡散法によりN  ベース層を形成する方
法9選択拡散法とエピタキシャル法を組み合せる方法等
が考えられる。
For example, a method of forming the N base layer by a selective diffusion method (9) and a method of combining a selective diffusion method and an epitaxial method can be considered.

しかし、上記の方法で製造すると、Pエミッタ層の厚さ
とN ベース層の厚さを加えた70〜100μmもの深
さの拡散全行なう必要がるり、拡散時間が長大となる入
点がめる。このような問題全解決できる製造方法として
最近シリコン同志を直接接着する技術が提案され、注目
を集め°りつある。この技術の概略は以下の通りである
。まず、この構造の場合、1枚のシリコンウェ−には予
めNベース層21を選択拡散し、反対側からPエミッタ
層11を全面拡散しておき、もう1枚のシリコンウェ−
にはPベース層13.Nエミッタ層14などを拡散して
おいて、しかる後に、その被接合面を鏡面研磨して表面
粗さ500λ以下に形成する。この際シリコンウェハー
の表面状態をζよりてはHlOl−4H,SO。
However, when manufactured by the above method, it is necessary to carry out the entire diffusion to a depth of 70 to 100 μm, which is the sum of the thickness of the P emitter layer and the thickness of the N base layer, resulting in a long diffusion time. As a manufacturing method that can solve all of these problems, a technology for directly bonding silicone to each other has recently been proposed and is attracting attention. The outline of this technology is as follows. First, in the case of this structure, the N base layer 21 is selectively diffused in advance in one silicon wafer, the P emitter layer 11 is diffused over the entire surface from the opposite side, and the other silicon wafer is
has a P base layer 13. The N emitter layer 14 and the like are diffused, and then the surface to be bonded is mirror polished to a surface roughness of 500λ or less. At this time, the surface state of the silicon wafer is HlOl-4H,SO from ζ.

→)(F→稀HFによる前処理工程を引続い“C行って
脱脂ならびにシリコンウェハー表面に被着するスティン
フィルムを除去する。次にこのシリコンウェハー鏡面を
清浄な水で数分程度水洗し、室温でスピンナー処理のよ
うな脂水処理を実施する。この処理工程では前記シリコ
ンウェー・−鏡面に吸着していると想定される水分はそ
のまま残し、過剰な水分を除去するもので、この吸着水
分が殆んど放散する100℃以上の加熱乾燥は避ける。
→) (F → Following the pre-treatment step with dilute HF, perform “C” to degrease and remove the stain film adhering to the surface of the silicon wafer. Next, the mirror surface of the silicon wafer is washed with clean water for several minutes, A greasy water treatment such as a spinner treatment is carried out at room temperature.In this treatment process, the moisture that is assumed to have been adsorbed on the mirror surface of the silicone wafer is left as is, and excess moisture is removed. Avoid heating and drying at temperatures above 100°C, where most of the gas is dissipated.

これらの処理を経たシリコンクエバーを例えばクラス1
以下の清浄な大気雰囲気に設置して、その鏡面間に異物
が実質的に介在しない状態で相互に密着して接合する。
For example, silicon quaver that has undergone these treatments is classified as class 1.
The mirrors are installed in the following clean atmospheric environment and bonded in close contact with each other with substantially no foreign matter intervening between the mirror surfaces.

なお、このようにして接合したシリコンウェハーを20
0℃以上好ましくは1000℃〜1200℃で加熱処理
することにより接合強度は増大することができる。
Note that the silicon wafers bonded in this way were
The bonding strength can be increased by heat treatment at 0°C or higher, preferably 1000°C to 1200°C.

上記の製造方法を用いると、短時間の拡散工程で本発明
の構造を実現することができる。例えば、N+ベース層
21とN−ベース層12との境界を接着面とした場合に
は、Nベース層21の拡散を接着面側から行うことがで
きるので、Pエミッタ層11に相当する部分は拡散を行
う必要がなく著しく拡散時間を短縮することができる。
By using the above manufacturing method, the structure of the present invention can be realized with a short diffusion process. For example, when the boundary between the N+ base layer 21 and the N- base layer 12 is used as the adhesive surface, the N base layer 21 can be diffused from the adhesive surface side, so the portion corresponding to the P emitter layer 11 is There is no need to perform diffusion, and the diffusion time can be significantly shortened.

また、Nベース層21の中間に接着面を設定した場合に
は、両方のウニIJ−に選択拡散をすることができ、更
に拡散時間を短縮することができる。
Further, when an adhesive surface is set in the middle of the N base layer 21, selective diffusion can be performed to both sea urchins IJ-, and the diffusion time can be further shortened.

なお上記実施例では、受光部23t−設は光トリガ信号
によってトリガできる光点弧サイリスタを示したが、通
常の電気トリガサイリスタであっても良い。また、増幅
ゲート構造でなくてもかまわない。
In the above embodiment, the light receiving section 23t is a light firing thyristor that can be triggered by an optical trigger signal, but it may be a normal electrically triggered thyristor. Moreover, it does not have to be an amplification gate structure.

本発明の構造では逆方向阻止耐圧が小さくなるので、逆
方向阻止耐圧が本来小さい構造のサイリスタや逆方向に
積極的に鴫流を流すことのできる構造のサイリスタの過
電圧保護には特に有効である。例えば、メインサイリス
タMTが逆方向ダイオードを複合化した逆導通サイリス
タや、アノードシ萱−ト構造のゲートターンオフサイリ
スタ(GTO)、逆導通GTOなどの場合、本発明の構
造は特に有効である。
Since the structure of the present invention has a low reverse blocking voltage, it is particularly effective for overvoltage protection of thyristors with a structure that inherently has a small reverse blocking voltage or with a structure that allows a droplet flow to actively flow in the reverse direction. . For example, the structure of the present invention is particularly effective when the main thyristor MT is a reverse conduction thyristor in which a reverse diode is combined, a gate turn-off thyristor (GTO) with an anode seat structure, a reverse conduction GTO, or the like.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の過電圧保護機能付サイリスタの断面図
、第2図は本発明のサイリスタに順方向電圧を印加した
時の電界強度を示す図、第3図は従来の過電圧保護機能
付サイリスタの断面図、第4図はΔXとVao/Voと
の関係を示す図である。 MT・・・メインサイリスタ PT・・・パイロットサイリスタ 11・・・Pエミッタ層 12・・・N−ベース層 13・・・Pベース層 14・・・Nエミッタ層 15・・・アノード電極 16・・・カソード電極 17・・・補助Nエミッタ層 18・・・補助電極 21・・・Nベース層 22・・・過電圧降伏領域 23・・・受光部 代理人 弁理士 則 近 憲 佑 (ほか1名) 第2図 一一−N+ベース力であるaべ1′のt拳□N+へ一人
tJ″ない斗貢ギE?”の宅今第4図 ΔX(μm)
Figure 1 is a cross-sectional view of the thyristor with overvoltage protection function of the present invention, Figure 2 is a diagram showing the electric field strength when a forward voltage is applied to the thyristor of the present invention, and Figure 3 is a diagram of the thyristor with overvoltage protection function of the prior art. FIG. 4 is a diagram showing the relationship between ΔX and Vao/Vo. MT...Main thyristor PT...Pilot thyristor 11...P emitter layer 12...N-base layer 13...P base layer 14...N emitter layer 15...Anode electrode 16...・Cathode electrode 17...Auxiliary N emitter layer 18...Auxiliary electrode 21...N base layer 22...Overvoltage breakdown region 23...Representative of light receiving section Patent attorney Noriyuki Chika (and 1 other person) Fig. 2 11-N+ base force abe1' t fist □N+ to one person tJ''no dougonggi E?'' Fig. 4 ΔX (μm)

Claims (7)

【特許請求の範囲】[Claims] (1)第1導電型の第1エミッタ層、第2導電型で比較
的不純物濃度の高い第1ベース層、第2導電量で比較的
不純物濃度の低い第1ベース層、第1導電型の第2ベー
ス層及び第2導電型の第2エミッタ層がこの順に積層さ
れてなるサイリスタにおいて、比較的不純物濃度の高い
第1ベース層の一部を除去し、順方向阻止電圧値が他の
領域よりも低い降伏電圧領域を設けたことを特徴とする
過電圧保護機能付サイリスタ。
(1) A first emitter layer of the first conductivity type, a first base layer of the second conductivity type with a relatively high impurity concentration, a first base layer with a second conductivity and a relatively low impurity concentration, a first base layer of the first conductivity type with a relatively low impurity concentration; In a thyristor in which a second base layer and a second emitter layer of a second conductivity type are laminated in this order, a portion of the first base layer having a relatively high impurity concentration is removed, and the forward blocking voltage value is reduced to another region. A thyristor with an overvoltage protection function that is characterized by having a breakdown voltage region lower than that of the thyristor.
(2)前記比較的不純物濃度の高い第1ベース層の厚さ
をWとした時、比較的不純物濃度の低い第1ベース層の
厚さΔωが ▲数式、化学式、表等があります▼ ε:半導体の誘電率、g:電子の電荷 Ec:降伏電界、N:比較的不純物濃度の低い第1ベー
ス層の不純物濃度 より小さいことを特徴とする特許請求の範囲第1項記載
の過電圧保護機能付サイリスタ。
(2) When the thickness of the first base layer with a relatively high impurity concentration is W, the thickness Δω of the first base layer with a relatively low impurity concentration is ▲ There are mathematical formulas, chemical formulas, tables, etc. ▼ ε: The overvoltage protection function according to claim 1, characterized in that dielectric constant of the semiconductor, g: electron charge Ec: breakdown electric field, N: lower than the impurity concentration of the first base layer, which has a relatively low impurity concentration. Thyristor.
(3)前記降伏電圧の低い領域を、前記サイリスタの第
2エミッタ層を除く他の3つの半導体層を共有するパイ
ロットサイリスタ領域内に設けたことを特徴とする特許
請求の範囲第1項記載の過電圧保護機能付サイリスタ。
(3) The low breakdown voltage region is provided in a pilot thyristor region that shares three semiconductor layers other than the second emitter layer of the thyristor. Thyristor with overvoltage protection function.
(4)前記パイロットサイリスタを光トリガ信号により
点孤駆動することを特徴とする特許請求の範囲第1項記
載の過電圧保護機能付サイリスタ。
(4) The thyristor with an overvoltage protection function according to claim 1, wherein the pilot thyristor is fired by an optical trigger signal.
(5)前記降伏電圧の低い領域はNベースのキャリアラ
イフタイムを他の領域より大きくして構成したことを特
徴とする特許請求の範囲第1項記載の過電圧保護機能付
サイリスタ。
(5) The thyristor with an overvoltage protection function according to claim 1, wherein the region with a low breakdown voltage has a longer N-based carrier lifetime than other regions.
(6)前記サイリスタを比較的不純物濃度の低い第1ベ
ース層と、比較的不純物濃度の高い第1ベース層との間
で半導体どうしを直接接着することにより製造すること
を特徴とする特許請求の範囲第1項記載の過電圧保護機
能付サイリスタ。
(6) The thyristor is manufactured by directly bonding semiconductors between a first base layer with a relatively low impurity concentration and a first base layer with a relatively high impurity concentration. Thyristor with overvoltage protection function as described in Range 1.
(7)前記サイリスタを比較的不純物濃度の高い第1ベ
ース層中で、半導体どうしを直接接着することにより製
造することを特徴とする特許請求の範囲第1項記載の過
電圧保護機能付サイリスタ。
(7) The thyristor with an overvoltage protection function according to claim 1, wherein the thyristor is manufactured by directly bonding semiconductors to each other in a first base layer having a relatively high impurity concentration.
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