JPS61201151U - - Google Patents
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- Publication number
- JPS61201151U JPS61201151U JP8330785U JP8330785U JPS61201151U JP S61201151 U JPS61201151 U JP S61201151U JP 8330785 U JP8330785 U JP 8330785U JP 8330785 U JP8330785 U JP 8330785U JP S61201151 U JPS61201151 U JP S61201151U
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- JP
- Japan
- Prior art keywords
- input
- input signal
- comparator
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- Prior art date
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- 230000010354 integration Effects 0.000 claims 1
- 230000000630 rising effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Description
第１図は本考案の１実施例を示す要部回路図、
第２図はその動作のタイムチヤート、第３図は従
来例の回路図、第４図はその動作のタイムチヤー
トである。 １４は積分器、１８はＡ／Ｄ変換器、２４は積
分器、２６はコンパレータ、２８はカウンタ、３
０はゲート、３２はラツチレジスタ、３４は出力
レジスタ、３６はマルチプレクサであり、ＶＲは
比較基準電圧である。
第２図はその動作のタイムチヤート、第３図は従
来例の回路図、第４図はその動作のタイムチヤー
トである。 １４は積分器、１８はＡ／Ｄ変換器、２４は積
分器、２６はコンパレータ、２８はカウンタ、３
０はゲート、３２はラツチレジスタ、３４は出力
レジスタ、３６はマルチプレクサであり、ＶＲは
比較基準電圧である。
Claims (1)
- 或る期間一定であるアナログ入力信号を増幅、
積分した後、デジタルデータに変換してデータの
収集が行なわれるデータ収集装置において、積分
器出力を一方側の入力として基準電圧を他方側の
入力としたコンパレータと、入力信号の立上がり
により計数を開始するカウンタと、コンパレータ
の出力がＨとなるとカウンタの計数値をラツチし
て出力するラツチ回路とを具有していることを特
徴とする、データ収集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8330785U JPS61201151U (ja) | 1985-05-31 | 1985-05-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8330785U JPS61201151U (ja) | 1985-05-31 | 1985-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201151U true JPS61201151U (ja) | 1986-12-17 |
Family
ID=30631816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8330785U Pending JPS61201151U (ja) | 1985-05-31 | 1985-05-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201151U (ja) |
-
1985
- 1985-05-31 JP JP8330785U patent/JPS61201151U/ja active Pending
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