JPS61140218A - Inputting circuit - Google Patents
Inputting circuitInfo
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- JPS61140218A JPS61140218A JP59263309A JP26330984A JPS61140218A JP S61140218 A JPS61140218 A JP S61140218A JP 59263309 A JP59263309 A JP 59263309A JP 26330984 A JP26330984 A JP 26330984A JP S61140218 A JPS61140218 A JP S61140218A
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Abstract
Description
【発明の詳細な説明】
[発明の技術分野]
この発明はECL論理とTTL論理の両輪理に対応した
入力特性を選択することができ、ECL論理の信号を出
力するようなディジタル信号の入力回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention provides a digital signal input circuit capable of selecting input characteristics corresponding to both ECL logic and TTL logic and outputting an ECL logic signal. Regarding.
[発明の技術的背景とその問題点]
ディジタル信号を処理する場合、TTLレベルで信号を
取扱う場合とECLレベルで信号を取扱う場合とがあり
、特にDAコンバーター等のようにディジタル信号をア
ナログ信号に変換する回路では、動作速度が比較的低速
(クロックパルスの周波数が20MHz以下)の場合に
入力信号はTTLレベルで取扱い、比較的高速(クロッ
クパルスの周波数が50MH1以上)の場合にはECL
レベルで取扱うようにするのが好ましい。[Technical background of the invention and its problems] When processing digital signals, there are cases in which signals are handled at TTL level and signals at ECL level. In particular, when processing digital signals, there are cases in which signals are handled at TTL level and signals at ECL level. In the converting circuit, if the operating speed is relatively low (clock pulse frequency is 20 MHz or less), the input signal is handled at TTL level, and if the operating speed is relatively high (clock pulse frequency is 50 MHz or higher), it is handled at ECL level.
It is preferable to treat it at the level.
第3図は信号をECLレベルで取扱う従来の入力回路の
回路図である。この入力回路は、2個のnpn型トラン
ジスタ11.12からなる差動回路13、上記一方のト
ランジスタ11のコレクタとアース電圧(OV)GND
の印加点との間に挿入され、抵、 抗値が例えば4にΩ
に設定されている負荷抵抗14、他方のトランジスタ1
2のコレクタとアース電圧GNDの印加点との間に挿入
され、同じく抵抗値が4にΩに設定されている負荷抵抗
15、上記両トランジスタ11.12のエミッタ共通接
続点と例えば−5Vにされた電源電圧VEEの印加点と
の間に挿入され、値が例えば75μAに設定されている
電流源16および上記アース電圧GNDの印加点と電源
電圧VEEの印加点との間に直列に挿入され、上記電圧
VEEを分割する一対の抵抗17.18とで構成されて
いる。FIG. 3 is a circuit diagram of a conventional input circuit that handles signals at the ECL level. This input circuit includes a differential circuit 13 consisting of two npn transistors 11 and 12, and a collector of one of the transistors 11 and an earth voltage (OV) GND.
The resistance value is, for example, 4 Ω.
The load resistance 14 is set to , and the other transistor 1 is set to
A load resistor 15 is inserted between the collector of No. 2 and the application point of the earth voltage GND, and the resistance value is also set to 4Ω, and the common connection point of the emitters of both transistors 11 and 12 is set to, for example, −5 V. a current source 16 whose value is set to, for example, 75 μA; and a current source 16 inserted in series between the application point of the ground voltage GND and the application point of the power supply voltage VEE; It is composed of a pair of resistors 17 and 18 that divide the voltage VEE.
そして上記トランジスタ11のベースには入力信号が供
給され、トランジスタ12のベースには抵抗17.18
の抵抗比に応じて分割された例えば−1゜3vの電圧が
供給されており、この回路の入力信号に対するしきい値
電圧は−1,3Vにされている。An input signal is supplied to the base of the transistor 11, and resistors 17 and 18 are supplied to the base of the transistor 12.
For example, a voltage of -1°3V divided according to the resistance ratio of is supplied, and the threshold voltage for the input signal of this circuit is set to -1.3V.
従って、入力信号電圧の絶対値が−1,3■がら低下す
ればトランジスタ11がオン状態となり、このトランジ
スタ11のコレクタの電圧はアース電圧よりも0.3V
だけ低い電圧にさ、れる。他方、この時、トランジスタ
12はオフ状態にされているので、このトランジスタ1
2のコレクタの電圧はOVにされる。Therefore, when the absolute value of the input signal voltage decreases by -1.3cm, the transistor 11 is turned on, and the voltage at the collector of the transistor 11 is 0.3V lower than the ground voltage.
Only the lower voltage will be applied. On the other hand, since the transistor 12 is turned off at this time, the transistor 1
The voltage on the collector of No. 2 is set to OV.
次に入力信号電圧の絶対値が−1,3Vから上昇すれば
、今度はトランジスタ12がオン状態となり、このトラ
ンジスタ12のコレクタの電圧はアース電圧よりも0.
3Vだけ低い電圧にされ、他方、トランジスタ11のコ
レクタの電圧はOVにされる。Next, when the absolute value of the input signal voltage rises from -1.3V, the transistor 12 is turned on, and the voltage at the collector of the transistor 12 is 0.3V higher than the ground voltage.
The voltage is lowered by 3V, while the voltage at the collector of transistor 11 is brought to OV.
このように上記入力回路はしきい値電圧が−1゜3vに
され、出力信号の電圧振幅が0.3■にされており、こ
の結果、この回路はECLレベル入力でECLレベル出
力の入力回路として幼年する。In this way, the threshold voltage of the above input circuit is set to -1°3V, and the voltage amplitude of the output signal is set to 0.3■.As a result, this circuit is an input circuit with an ECL level input and an ECL level output. As a child.
第4図はTTLレベルの入力をECLレベルに変換する
従来の入力回路の回路図である。この入力回路は、2個
のnpn型トランジスタ21.22からなる差動回路2
3、上記一方のトランジスタ21のコレクタと例えば+
5■にされた電源電圧Vccの印加点との間に挿入され
、抵抗値が例えば4にΩに設定されている負荷抵抗24
、他方のトランジスタ22のコレクタと電l!電圧Vc
cの印加点との間に挿入され、同じく抵抗値が4にΩに
設定されている負荷抵抗25、上記両トランジスタ21
.22のエミッタ共通接続点とアース電圧GNDの印加
点との間に挿入され、値が例えば75μAに設定されて
いる電流源26、エミッタが上記アース電圧GNDの印
加点に接続されたnpn型のトランジスタ27、エミッ
タが上記アース電圧GNDの印加点に接続され、ベース
、コレクタ間が短絡され、かつベースが上記トランジス
タ27のベースに接続されたnpn型のトランジスタ2
8、エミッタが上記トランジスタ27のコレクタに接続
されたnpn型のトランジスタ29、エミッタが上記ト
ランジスタ28のコレクタに接続され、ベース、コレク
タ間が短絡され、かつベースが上記トランジスタ29の
ベースに接続されたnpn型のトランジスタ30、上記
トランジスタ30のコレクタと上記電源電圧Vccの印
加点との間に直列に挿入される一対の抵抗31゜32、
上記トランジスタ29のコレクタと上記電源電圧Vcc
の印加点との間に挿入される抵抗33およびコレクタが
上記電源電圧Vccの印加点に、エミッタが上記トラン
ジスタ29のエミッタに接続され、ベースに入力信号が
供給されるnpn型のトランジスタ34とから構成され
ている。FIG. 4 is a circuit diagram of a conventional input circuit that converts a TTL level input to an ECL level input. This input circuit is a differential circuit 2 consisting of two npn type transistors 21 and 22.
3. The collector of one of the transistors 21 and, for example, +
A load resistor 24 is inserted between the application point of the power supply voltage Vcc set to 5■, and whose resistance value is set to, for example, 4Ω.
, the collector of the other transistor 22 and the voltage l! Voltage Vc
A load resistor 25, which is inserted between the application point of c and whose resistance value is also set to 4Ω, and both transistors 21
.. A current source 26 is inserted between the common emitter connection point of 22 and the application point of the earth voltage GND, and the value is set to, for example, 75 μA, and an npn type transistor whose emitter is connected to the application point of the earth voltage GND. 27, an npn type transistor 2 whose emitter is connected to the application point of the ground voltage GND, whose base and collector are short-circuited, and whose base is connected to the base of the transistor 27;
8. An npn type transistor 29 whose emitter was connected to the collector of the transistor 27, the emitter was connected to the collector of the transistor 28, the base and collector were short-circuited, and the base was connected to the base of the transistor 29. an npn-type transistor 30, a pair of resistors 31 and 32 inserted in series between the collector of the transistor 30 and the application point of the power supply voltage Vcc;
The collector of the transistor 29 and the power supply voltage Vcc
and an npn type transistor 34 whose collector is connected to the application point of the power supply voltage Vcc, whose emitter is connected to the emitter of the transistor 29, and whose base is supplied with the input signal. It is configured.
そして上記トランジスタ21のベースは抵抗31と32
の直列接続点に接続され、トランジスタ22のベースは
抵抗33とトランジスタ29のコレクタとの接続点に接
続されている。The base of the transistor 21 is connected to the resistors 31 and 32.
The base of the transistor 22 is connected to the connection point between the resistor 33 and the collector of the transistor 29.
このような構成において、トランジスタ34と29とは
差動回路を構成しており、トランジスタ29のベース電
圧はトランジスタ28と30のベース、エミツタ間電圧
の和の電圧にされている。このため1藺のnpn型トラ
ンジスタのベース、エミッタ間電圧を0.7Vとすると
、入力信号が供給されるトランジスタ34のしきい値電
圧は1.4Vにされている。ここで入力信号電圧が1.
4V以下にされている場合、このトランジスタ34はオ
フ状態に゛され、トランジス429はオン状態にされる
。このとき、直列接続されている2個の抵抗31と32
には5Vから上記トランジスタ29のベース電圧と等し
い1.4Vの電圧を差し引いた3、6■の電圧と、抵抗
31と32の抵抗値の和に応じた電流が流れる。In such a configuration, the transistors 34 and 29 constitute a differential circuit, and the base voltage of the transistor 29 is set to the sum of the base-to-emitter voltages of the transistors 28 and 30. Therefore, if the voltage between the base and emitter of one npn type transistor is 0.7V, the threshold voltage of the transistor 34 to which the input signal is supplied is set to 1.4V. Here, the input signal voltage is 1.
If the voltage is below 4V, transistor 34 is turned off and transistor 429 is turned on. At this time, two resistors 31 and 32 connected in series
A current corresponding to the sum of the resistance values of the resistors 31 and 32 and a voltage of 3.6 mm obtained by subtracting a voltage of 1.4 V, which is equal to the base voltage of the transistor 29, from 5 V, flows through the transistor.
いま上記一方の抵抗31の値が1にΩ、他方の抵抗32
の値が10にΩにされている場合、この2個の抵抗31
と32には約360m Aの電流が流れる。そして抵抗
31にはこの電流360m Aとその抵抗値1にΩに応
じた約0.3Vの電圧降下が生じるので、トランジスタ
21のベース電圧は約4.7■にされる。Now, the value of one of the resistors 31 is 1Ω, and the value of the other resistor 32 is
If the value of is set to 10Ω, these two resistors 31
A current of approximately 360 mA flows through and 32. In the resistor 31, a voltage drop of about 0.3 V is generated depending on the current of 360 mA and the resistance value 1 of the resistor 31, so that the base voltage of the transistor 21 is set to about 4.7 Ω.
他方、上記両抵抗31.32に上記のような電流が流れ
ているとき、この電流と等しい値の電流が上記トランジ
スタ29.30からなる電流ミラー回路により抵抗33
にも流れる。この抵抗33の値が2にΩにされている場
合、この抵抗33には電流360m Aとその抵抗値2
にΩに応じた約0.6Vの電圧降下が生じるので、トラ
ンジスタ21のベース電圧は約4.4Vにされる。すな
わち、トランジスタ34がオン状態にされているとき、
差動回路23を構成する一方のトランジスタ21のベー
ス電圧は4.7■に、他方のトランジスタ22のベース
電圧は4゜4■に設定される。従って、トランジスタ2
1がオン状態に、トランジスタ22がオフ状態にされる
。On the other hand, when the above-described current flows through both the resistors 31 and 32, a current having a value equal to this current is passed through the resistor 33 by the current mirror circuit consisting of the transistors 29 and 30.
It also flows. If the value of this resistor 33 is set to 2Ω, this resistor 33 has a current of 360 mA and its resistance value 2
Since a voltage drop of about 0.6V occurs depending on Ω, the base voltage of the transistor 21 is set to about 4.4V. That is, when the transistor 34 is turned on,
The base voltage of one transistor 21 constituting the differential circuit 23 is set to 4.7 cm, and the base voltage of the other transistor 22 is set to 4°4 cm. Therefore, transistor 2
1 is turned on, and transistor 22 is turned off.
ここで、上記電流源26の値が75μAにされており、
負荷抵抗24の値が4にΩにされているので、トランジ
スタ21のコレクタの電圧は5■の電源電圧Vccより
も300m Vすなわち、0.3■だけ低い4.7■に
され、トランジスタ22のコレクタの電圧は74源電圧
の5■にされる。Here, the value of the current source 26 is set to 75 μA,
Since the value of the load resistor 24 is set to 4Ω, the voltage at the collector of the transistor 21 is set to 4.7Ω, which is 300 mV lower than the power supply voltage Vcc of 5Ω, that is, by 0.3Ω, and The voltage of the collector is set to 5μ of the 74 source voltage.
次に入力信号電圧が1.4■から上昇すれば、今度はト
ランジスタ34がオン状態、トランジスタ29がオフ状
態となり、いままで抵抗33に流れていた電流が流れな
くなる。これにより、トランジスタ22のベース電圧は
5■にされ、今度はトランジスタ21がオフ状態に、ト
ランジスタ22がオン状態にされる。従って、このとき
、トランジスタ22のコレクタの電圧は5■の′R源電
圧Vccよりも0゜3vだけ低い4.7Vにされ、トラ
ンジスタ21のコレクタの電圧は電源電圧の5■にされ
る。Next, when the input signal voltage rises from 1.4■, the transistor 34 is turned on and the transistor 29 is turned off, so that the current that has been flowing through the resistor 33 stops flowing. As a result, the base voltage of the transistor 22 is set to 5■, and the transistor 21 is now turned off and the transistor 22 is turned on. Therefore, at this time, the voltage at the collector of the transistor 22 is set to 4.7V, which is lower than the 5'R source voltage Vcc by 0°3V, and the voltage at the collector of the transistor 21 is set to 5', which is the power supply voltage.
このように上記入力回路はしきい値電圧が1゜4■に、
出力信号の電圧振幅が0.3Vにされ、この結果、この
回路はTTルベル入力でECLレベル出力の入力回路と
して動作する。In this way, the input circuit has a threshold voltage of 1°4■,
The voltage amplitude of the output signal is set to 0.3V, and as a result, this circuit operates as an input circuit with a TT level input and an ECL level output.
ところで、前記のようなりA変換回路ではTTしレベル
とECLレベルの両方の信号を取扱うことが要求され、
このような要求を満たすためには上記第3図および第4
図に示すような入力回路用ICを共に設けてこれを使い
分ける必要がある。By the way, the above-mentioned A conversion circuit is required to handle both TT level and ECL level signals.
In order to meet such requirements, the above figures 3 and 4 should be met.
It is necessary to provide an input circuit IC as shown in the figure and use it properly.
このため、さらに従来では一つの回路でTTL入力にも
ECL入力にも対応できるような入力回路が開発されて
いる。ところが、このような回路では、TTL入力で使
用する場合に正、負両極性の電源が必要になり、入力信
号を発生する前段の回路が5■単一電源で動作している
場合には、負極性の電源を新たに用意しなければならず
不便である。For this reason, conventionally, input circuits have been developed in which a single circuit can handle both TTL input and ECL input. However, such a circuit requires a power supply with both positive and negative polarity when used with TTL input, and if the circuit at the front stage that generates the input signal operates with a single power supply, This is inconvenient because a new power source with negative polarity must be prepared.
[発明の目的]
この発明は上記のような事情を考慮してなされたもので
ありその目的は、単一の電源で動作し、ECL論理とT
TL論理の両輪環に対応した入力特性を選択することが
できるECLレベル出力の入力回路を提供することにあ
る。[Purpose of the invention] This invention was made in consideration of the above circumstances, and its purpose is to operate with a single power supply and to combine ECL logic and T
An object of the present invention is to provide an input circuit with an ECL level output that can select input characteristics corresponding to both rings of TL logic.
[発明の概要]
上記目的を達成するためこの発明の入力回路にあっては
、第1極性の第1のトランジスタおよび第2極性の第2
のトランジスタのベースを共通に接続し、このベース共
通接続点に入力信号を供給し、第1極性の第3のトラン
ジスタおよび第4のトランジスタのエミッタを共通に接
続して第1の差動回路を構成し、上記第1の差動回路と
第1の電源電圧印加点との間にIIIt[信号に応じて
動作が制御される第1の電流源回路を挿入し、第1極性
の第5のトランジスタおよび第6のトランジスタのエミ
ッタを共通に接続して第2の差動回路を構成し、上記第
2の差動回路と第1の電源電圧印加点との間に制御信号
に応じて動作が制−される第2の電流源回路を挿入し、
上記第1のトランジスタのエミッタには上記第3のトラ
ンジスタのベースを結合し、上記第3および第6のトラ
ンジスタのコレクタどうしを接続し、上記第4および第
5のトランジスタのコレクタどうしを接続し、上記第4
および第5のトランジスタのベースに共通の一定直流バ
イアス電圧を供給し、上記第3および第6のトランジス
タのコレクタ接続点および上記第4および第5のトラン
ジスタのコレクタ接続点それぞれと第2の電源電圧印加
点との間に負荷手段を挿入するようにしている。[Summary of the Invention] In order to achieve the above object, an input circuit of the present invention includes a first transistor of a first polarity and a second transistor of a second polarity.
The bases of the transistors are connected in common, an input signal is supplied to this base common connection point, and the emitters of the third transistor and the fourth transistor of the first polarity are connected in common to form a first differential circuit. A first current source circuit whose operation is controlled according to the IIIt signal is inserted between the first differential circuit and the first power supply voltage application point, and a fifth current source circuit of the first polarity is inserted. A second differential circuit is configured by connecting the emitters of the transistor and the sixth transistor in common, and an operation is performed between the second differential circuit and the first power supply voltage application point according to a control signal. Insert a second current source circuit to be controlled,
The base of the third transistor is coupled to the emitter of the first transistor, the collectors of the third and sixth transistors are connected to each other, and the collectors of the fourth and fifth transistors are connected to each other, 4th above
and a common constant DC bias voltage is supplied to the bases of the fifth transistor, and the collector connection points of the third and sixth transistors and the collector connection points of the fourth and fifth transistors are respectively connected to the second power supply voltage. A load means is inserted between the application point and the application point.
[発明の実施例] 以下、図面を参照してこの発明の一実施例を説明する。[Embodiments of the invention] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第1図はこの発明に係る入力回路の構成を示す回路図で
ある。図において第1の電源端子41にはnpn型のト
ランジスタ42のコレクタが接続されている。このトラ
ンジスタ42のエミッタはnpn型のトランジスタ43
のコレクタおよびベースに接続されている。上記トラン
ジスタ43のエミッタは2個の抵抗44.45を直列に
介して第2の電源端子46に接続されて、いる。上記ト
ランジスタ42のベースには入力信号が供給される信号
入力端子41が接続されており、この信号入力端子41
にはpnp型のトランジスタ48のベースが接続されて
いる。このトランジスタ48のコレクタは上記第2の電
源端子46に接続されている。FIG. 1 is a circuit diagram showing the configuration of an input circuit according to the present invention. In the figure, the collector of an npn type transistor 42 is connected to the first power supply terminal 41. The emitter of this transistor 42 is an npn type transistor 43
connected to the collector and base. The emitter of the transistor 43 is connected to a second power supply terminal 46 via two resistors 44 and 45 in series. A signal input terminal 41 to which an input signal is supplied is connected to the base of the transistor 42.
The base of a pnp type transistor 48 is connected to. The collector of this transistor 48 is connected to the second power supply terminal 46.
2個のnpn型のトランジスタ51と52はエミッタが
共通に接続されて差動回路53を構成しており、この差
動回路53のエミッタ共通接続点と上記第2の電源端子
46との間には、電流の出力動作が制卸可能な電流源回
路54が挿入されている。同様に、2個のnpn型のト
ランジスタ55と56はエミッタが共通に接続されて差
動回路57を構成しており、この差動回路57のエミッ
タ共通接続点と上記第2の電源端子46との間には、電
流の出力動作が制御可能な電流源回路58が挿入されて
いる。そして上記トランジスタ51のベースは上記抵抗
44と45の直列接続点49に、上記トランジスタ56
のベースはトランジスタ48のエミッタにそれぞれ接続
されており、トランジスタ52と55のベースは共通に
接続されている。ざらに上記トランジスタ51と56の
コレクタが共通に接続され、このコレクタ共通接続点で
ある第1の信号出力端子59と上記第1の電源端子41
との間には負荷抵抗60が挿入されている。また上記ト
ランジスタ52と55のコレクタが共通に接続され、こ
のコレクタ共通接続点である第2の信号出力端子61と
上記第1の電源端子41との間には負荷抵抗62が挿入
されている。Two npn type transistors 51 and 52 have their emitters connected in common to form a differential circuit 53, and there is a connection point between the common emitter connection point of the differential circuit 53 and the second power supply terminal 46. A current source circuit 54 is inserted in which the current output operation can be controlled. Similarly, the emitters of the two npn transistors 55 and 56 are commonly connected to form a differential circuit 57, and the emitter common connection point of the differential circuit 57 and the second power supply terminal 46 are connected to each other. A current source circuit 58 whose current output operation can be controlled is inserted between the two. The base of the transistor 51 is connected to the series connection point 49 of the resistors 44 and 45, and the base of the transistor 56
The bases of transistors 52 and 55 are connected to the emitters of transistor 48, respectively, and the bases of transistors 52 and 55 are connected in common. Roughly speaking, the collectors of the transistors 51 and 56 are connected in common, and the collectors are connected to a first signal output terminal 59, which is a common connection point, and the first power supply terminal 41.
A load resistor 60 is inserted between them. Further, the collectors of the transistors 52 and 55 are connected in common, and a load resistor 62 is inserted between the second signal output terminal 61, which is a common connection point between the collectors, and the first power supply terminal 41.
さらに上記第1の電源端子41にはnpn型のトランジ
スタ71のベース、コレクタが共通に接続され、このト
ランジスタ71のエミッタと上記第2の電源端子46と
の間には3個の抵抗72.73.74が直列に接続され
ている。そして上記抵抗12と73の直列接続点75に
はnpn型のトランジスタ76のベースが、上記抵抗7
3と74の直列接続点77にはnpn型のトランジスタ
78のベースがそれぞれ接続されている。上記トランジ
スタ76のコレクタは上記第1の電源端子41に接続さ
れ、エミッタは抵抗79を介して上記第2の電源端子4
6に接続されている。Furthermore, the base and collector of an npn transistor 71 are commonly connected to the first power supply terminal 41, and three resistors 72 and 73 are connected between the emitter of this transistor 71 and the second power supply terminal 46. .74 are connected in series. The base of an npn transistor 76 is connected to the series connection point 75 between the resistors 12 and 73.
The bases of npn type transistors 78 are connected to the series connection points 77 of the transistors 3 and 74, respectively. The collector of the transistor 76 is connected to the first power supply terminal 41, and the emitter is connected to the second power supply terminal 4 through a resistor 79.
6.
同様に上記トランジスタ78のコレクタは上記第1の電
源端子41に接続され、エミッタは抵抗80を介して上
記第2の電源端子46に接続されている。上記トランジ
スタ76のエミッタはさらに抵抗81を介して、上記ト
ランジスタ56のベースと上記トランジスタ48のエミ
ッタの共通接続点82に接続されており、上記トランジ
スタ78のエミッタはさらに上記トランジスタ52と5
5のベース共通接続点83に接続されている。Similarly, the collector of the transistor 78 is connected to the first power supply terminal 41, and the emitter is connected to the second power supply terminal 46 via a resistor 80. The emitter of the transistor 76 is further connected to a common connection point 82 between the base of the transistor 56 and the emitter of the transistor 48 via a resistor 81, and the emitter of the transistor 78 is further connected to the common connection point 82 between the base of the transistor 56 and the emitter of the transistor 48.
It is connected to the base common connection point 83 of No. 5.
この第1図の回路において、例えば負荷抵抗60と62
の値は共に4にΩに設定され、電流源回路54゜58の
電流値は共に75μAに設定されているものとする。ま
た、以下の説明では1個のトランジスタのベース、エミ
ッタ間電圧が例えば0.7Vであるとする。In the circuit of FIG. 1, for example, load resistors 60 and 62
It is assumed that the values of both are set to 4 and Ω, and the current values of the current source circuits 54 and 58 are both set to 75 μA. Further, in the following description, it is assumed that the voltage between the base and emitter of one transistor is, for example, 0.7V.
このような入力回路をECLレベル入力でECLレベル
出力の回路として使用する場合には、第1の電源端子4
1にOVのアース電圧を供給し、第2の電源端子46に
負極性の′II源電圧電圧えば−5Vを供給する。これ
と同時に一方の電流源回路54を動作状態にし、他方の
電流源回路58は非動作状態にする。これによって、一
方の差動回路53のみが動作可能にされる。When using such an input circuit as an ECL level input circuit and an ECL level output circuit, the first power supply terminal 4
1 is supplied with an earth voltage of OV, and a negative polarity 'II source voltage, for example -5V, is supplied to the second power supply terminal 46. At the same time, one current source circuit 54 is brought into operation, and the other current source circuit 58 is brought into non-operation state. This enables only one differential circuit 53 to operate.
このとき、トランジスタ71のベース、エミッタ間には
0.7vの電圧降下が生じており、直列接続されている
3個の抵抗72,13.14の両端間には4.3■の電
圧が印加されている。従って、これらの抵抗72.73
.γ4にはこの電圧4.3Vを抵抗72、73.74の
抵抗値の和で削った約1mAの電流が流れる。この電流
が抵抗74に流れることにより、その両端間には約2.
9■の電圧降下が生じ、トランジスタ78のベース電位
は第2の電源端子46を基準にして約2.9■にされる
。このトランジスタのエミッタ電位はベース電位から0
.7Vだけ低下したものになるので、トランジスタ52
と55のベース共通接続点83の電位は第2の電源端子
4Gを基準にして約2.2vにされる。この電位は第1
の電源端子41に供給されているOVの電圧を基準にす
ると約−2,8vとなる。At this time, a voltage drop of 0.7V occurs between the base and emitter of the transistor 71, and a voltage of 4.3V is applied across the three resistors 72 and 13.14 connected in series. has been done. Therefore, these resistances 72.73
.. A current of approximately 1 mA, which is obtained by reducing this voltage of 4.3 V by the sum of the resistance values of the resistors 72 and 73.74, flows through γ4. As this current flows through the resistor 74, approximately 2.
A voltage drop of 9 cm occurs, and the base potential of the transistor 78 is set to about 2.9 cm with respect to the second power supply terminal 46. The emitter potential of this transistor is 0 from the base potential
.. Since the voltage is reduced by 7V, the transistor 52
The potential of the base common connection point 83 of and 55 is set to about 2.2V with respect to the second power supply terminal 4G. This potential is the first
Based on the voltage of OV supplied to the power supply terminal 41 of , it is approximately -2.8V.
このような状態において、信号入力端子41の電圧がO
vにされている場合、トランジスタ43のエミッタの電
位はOVよりもトランジスタ2個分のベース、エミッタ
間電圧である1、4■だけ低い電圧にされ、抵抗44と
45の両端間には約3.6vの電圧が印加される。そし
て抵抗44の両端間には、上記電圧3.6■を抵抗44
と45の抵抗比に基づいて分割された約0.3vの電圧
降下が生じる。従って、このとき、トランジスタ51の
ベース電圧は約−1,7■にされる。In this state, the voltage at the signal input terminal 41 is O.
When the voltage is set to V, the emitter potential of the transistor 43 is set to a voltage lower than OV by 1.4 cm, which is the base-emitter voltage of two transistors, and the voltage between the resistors 44 and 45 is approximately 3 cm. A voltage of .6v is applied. The above voltage 3.6cm is applied between both ends of the resistor 44.
A voltage drop of approximately 0.3v occurs, divided based on the resistance ratio of and 45. Therefore, at this time, the base voltage of the transistor 51 is set to about -1.7.
いま上記のようにトランジスタ51のベース電圧が−1
,7■に、トランジスタ52のベース電圧が−2,8V
にそれぞれされていると、トランジスタ51がオン状態
にされ、トランジスタ52がオフ状態にされる。この結
果、負荷抵抗60の両端間にはこの抵抗60のW1抗値
に電流源回路54の電IIを訃けた0、3Vの電圧降下
が生じて、第1の信号出力端子59の電圧は−0,3V
にされる。他方、第2の信号出力端子61の電圧は電源
端子41の電圧OVがそのまま出力される。Now, as mentioned above, the base voltage of the transistor 51 is -1
, 7■, the base voltage of the transistor 52 is -2.8V.
, transistor 51 is turned on and transistor 52 is turned off. As a result, a voltage drop of 0.3 V occurs between both ends of the load resistor 60, which is equal to the resistance value W1 of the resistor 60 and the voltage II of the current source circuit 54, and the voltage at the first signal output terminal 59 is - 0.3V
be made into On the other hand, as the voltage of the second signal output terminal 61, the voltage OV of the power supply terminal 41 is output as is.
次にこの状態から入力信号の電圧をOVから下げていき
、その値が−1,3Vになると、抵抗44と45の直列
接続点49の電圧が−2,8vとなり、差動回路53は
平衡状態になる。Next, from this state, the voltage of the input signal is lowered from OV, and when the value reaches -1.3V, the voltage at the series connection point 49 of resistors 44 and 45 becomes -2.8V, and the differential circuit 53 becomes balanced. become a state.
さらに続いて入力信号の電圧を下げていくと、トランジ
スタ51がオフ状態にされ、トランジスタ52がオン状
態にされる。この結果、第1の信号出力端子59の電圧
はOvにされ、第2の信号出力端子61の電圧が一〇、
3Vにされる。従ってこの場合、この回路は−1,3■
をしきい値電圧とするECLレベル入力で、出力振幅が
0.3VでECしレベル出力の入力回路として動作する
。When the voltage of the input signal is further lowered, the transistor 51 is turned off and the transistor 52 is turned on. As a result, the voltage of the first signal output terminal 59 is set to Ov, and the voltage of the second signal output terminal 61 is set to 10.
It is set to 3V. Therefore, in this case, this circuit is -1,3■
When the ECL level input is set to the threshold voltage, the circuit performs EC with an output amplitude of 0.3V and operates as a level output input circuit.
次にこのような入力回路をTTLレベル入力でECLレ
ベル出力の回路として使用する場合には、第1の電源端
子41に正極性の電源電圧、例えば5■を供給し、第2
の電源端子46にはOVのアース電圧を供給する。これ
と同時に一方の電流源回路53を非動作状態にし、他方
の電流源回路58を動作状態にする。これによって、今
度は差1!1回路51のみが動作可能にされる。Next, when using such an input circuit as a circuit with TTL level input and ECL level output, a positive power supply voltage, for example 5■, is supplied to the first power supply terminal 41, and the second
A ground voltage of OV is supplied to the power supply terminal 46 of. At the same time, one current source circuit 53 is rendered inactive, and the other current source circuit 58 is rendered operational. This now enables only the difference 1!1 circuit 51.
このとき、上記と同様に抵抗74の両端間には約2.9
■の電圧降下が生じ、トランジスタ78のベース電位は
第2の電源端子46を基準にして約2゜9■にされる。At this time, as above, there is approximately 2.9
A voltage drop of (2) occurs, and the base potential of the transistor 78 is set to approximately 2°9 (2) with respect to the second power supply terminal 46.
このトランジスタのエミッタ電位はベース電位から0.
7Vだけ低下したものになるので、トランジスタ52と
55のベース共通接続点83の電位は第2の電源端子4
6を基準にして約2゜2■にされる。すなわち、トラン
ジスタ52と55のベース共通接続点83の電圧は約2
.2■にされる。The emitter potential of this transistor is 0.0.
Since the voltage is lowered by 7V, the potential at the common base connection point 83 of the transistors 52 and 55 is the same as the second power supply terminal 4.
It is approximately 2°2■ based on 6. That is, the voltage at the common base connection point 83 of transistors 52 and 55 is approximately 2
.. 2■
このような状態において、信号入力端子47の電圧がO
Vにされている場合、トランジスタ48のエミッタが接
続されている接続点82の電位はOVよりもトランジス
タ11i1分のベース、エミッタ間電圧である0、7■
だけ高い電圧、すなわち0.7Vにされる。従ってこの
とき、トランジスタ55がオン状態にされ、トランジス
タ56がオフ状態にされる。この結果、第1の信号出力
端子59の電圧は5vにされ、第2の信号出力端子61
の電圧は4゜7Vにされる。In this state, the voltage at the signal input terminal 47 is O.
When the voltage is set to V, the potential of the connection point 82 to which the emitter of the transistor 48 is connected is 0.7cm which is the base-emitter voltage of the transistor 11i1, which is lower than OV.
is set to a higher voltage, that is, 0.7V. Therefore, at this time, transistor 55 is turned on and transistor 56 is turned off. As a result, the voltage at the first signal output terminal 59 is set to 5V, and the voltage at the second signal output terminal 61 is set to 5V.
The voltage is set to 4°7V.
次にこの状態から入力信号の電圧をovがら上げていき
、その値が1.5vになると、トランジスタ48のエミ
ッタ電圧すなわち接続点82の電圧は2.2Vとなり、
差動回路57は平衡状態になる。Next, from this state, the voltage of the input signal is increased by ov, and when the value reaches 1.5V, the emitter voltage of the transistor 48, that is, the voltage at the connection point 82, becomes 2.2V.
The differential circuit 57 is in a balanced state.
さらに続いて入力信号の電圧を上げていくと、トランジ
スタ55がオフ状態にされ、トランジスタ56がオン状
態にされる。この結果、第1の信号出力端子59の電圧
は5■にされ、第2の信号出力端子61の電圧は4.7
■にされる。従ってこの場合、この回路は1.5vをし
きい値電圧とするTTLレベル入力で、出力振幅が0.
3VでECLレベル出力の入力回路として動作する。When the voltage of the input signal is further increased, transistor 55 is turned off and transistor 56 is turned on. As a result, the voltage at the first signal output terminal 59 is set to 5■, and the voltage at the second signal output terminal 61 is set to 4.7.
■ be made into. Therefore, in this case, this circuit has a TTL level input with a threshold voltage of 1.5V and an output amplitude of 0.
Operates as an input circuit for ECL level output at 3V.
このように上記実施例の入力回路では二つの電流源回路
54と58の動作を制御し、かつ電源端子41と461
ilに供給する電源電圧の値を替えることにより、EC
Lレベル入力およびTTLレベル入力のいずれかを選択
することができる。従って、ECLレベル入力およびT
TLレベルいずれか一方の論理で動作させる場合にN源
は単一電源でよい。In this way, the input circuit of the above embodiment controls the operation of the two current source circuits 54 and 58, and also controls the power supply terminals 41 and 461.
By changing the value of the power supply voltage supplied to il, the EC
Either L level input or TTL level input can be selected. Therefore, ECL level input and T
When operating with either TL level logic, a single N source may be used.
第2図は上記実施例回路で用いられる電流源回路54と
58の具体的構成を示す回路図である。電流源回路54
と58はnpn型トランジスタ91.92それぞれ、こ
れら各トランジスタ91.92のエミッタと前記電源端
子46との間に挿入されている電流制限用抵抗93.9
4それぞれおよび上記各トランジスタ91と92のベー
スに制御信号を供給する制御回路95から構成されてい
る。上記制御回路95には切替え信号が入力されており
、この切替え信号が゛1″レベルにされているときに制
御回路95はトランジスタ91に例えば1■の電圧を出
力し、トランジスタ92には0■の電圧を出力する。こ
れにより電流源回路54内のトランジスタ91が動作状
態にされ、前記電流がトランジスタ91を介して流され
る。a方、切替え信号が“″O゛°レベルにされている
ときに制御回路95はトランジスタ91にOvの電圧を
出力し、トランジスタ92には1vの電圧を出力する。FIG. 2 is a circuit diagram showing a specific configuration of current source circuits 54 and 58 used in the circuit of the above embodiment. Current source circuit 54
and 58 are npn type transistors 91.92, respectively, and a current limiting resistor 93.9 inserted between the emitter of each of these transistors 91.92 and the power supply terminal 46.
4 and a control circuit 95 that supplies control signals to the bases of each of the transistors 91 and 92. A switching signal is input to the control circuit 95, and when this switching signal is at the "1" level, the control circuit 95 outputs, for example, a voltage of 1 to the transistor 91, and a voltage of 0 to the transistor 92. As a result, the transistor 91 in the current source circuit 54 is activated, and the current is caused to flow through the transistor 91.On the other hand, when the switching signal is at the “''O゛° level, The control circuit 95 outputs a voltage of Ov to the transistor 91 and a voltage of 1V to the transistor 92.
これにより電流源回路58内のトランジスタ92が動作
状態にされ、前記電流がトランジスタ92を介して流さ
れる。This causes the transistor 92 in the current source circuit 58 to be activated, and the current flows through the transistor 92.
なお、この発明は上記の一実施例に限定されるものでは
なく種々の変異が可能であることはいうまでもない。例
えば、上記実施例ではトランジスタ52と55のベース
共通接続点83に一定の直流バイアス電圧を供給する手
段が抵抗72.73.74およびトランジスタ78等か
らなる回路であり、十分な電流供給能力があるものの場
合について説明したが、これはこのような入力回路が複
数ビット分設けられることを考慮したものである。すな
わち、このような入力回路が複数ビット分設けられてい
る場合には、各入力回路の接続点83に対してトランジ
スタ18のエミッタ電圧は並列に供給される。従って、
このような入力回路が高々数ビット分しか設けられない
ような場合には、抵抗分割により得られた一定の直流バ
イアス電圧を各入力回路の接続点83に直接に供給する
ようにしてもよい。It goes without saying that this invention is not limited to the above-mentioned embodiment, and that various modifications are possible. For example, in the above embodiment, the means for supplying a constant DC bias voltage to the base common connection point 83 of the transistors 52 and 55 is a circuit consisting of resistors 72, 73, 74, the transistor 78, etc., and has sufficient current supply capability. Although the explanation has been made for the case of a multi-bit signal, this takes into consideration the fact that such an input circuit is provided for a plurality of bits. That is, when such input circuits are provided for a plurality of bits, the emitter voltage of the transistor 18 is supplied in parallel to the connection point 83 of each input circuit. Therefore,
If such input circuits are provided for only a few bits at most, a constant DC bias voltage obtained by resistor division may be directly supplied to the connection point 83 of each input circuit.
[発明の効果]
以上説明したようにこの発明によれば、単一の電源で動
作し、ECL論理とTTL論理の両輪理に対応した入力
特性を選択することができるECLレベル出力の入力回
路を提供することができる。[Effects of the Invention] As explained above, the present invention provides an input circuit with an ECL level output that operates with a single power supply and can select input characteristics compatible with both ECL logic and TTL logic. can be provided.
第1図はこの発明の一実施例に係る入力回路の回路図、
第2図は上記実施例回路の一部を具体的に示す回路図、
第3図および第4図はそれぞれ従来の入力回路の回路図
である。
41・・・第1の電源端子、42.43.51.52.
55.56゜71、76、78・・・nDn型のトラン
ジスタ、44.45゜72、73.74.79.80.
81・・・抵抗、46・・・第2の′R電源端子48・
・・pno!!!のトランジスタ、53.57・・・差
動回路、54.58・・・電流源回路、59.61・・
・信号出力端子、60.62・・・負荷抵抗。FIG. 1 is a circuit diagram of an input circuit according to an embodiment of the present invention;
FIG. 2 is a circuit diagram specifically showing a part of the above embodiment circuit;
FIGS. 3 and 4 are circuit diagrams of conventional input circuits, respectively. 41...first power supply terminal, 42.43.51.52.
55.56°71, 76, 78... nDn type transistor, 44.45°72, 73.74.79.80.
81...Resistor, 46...Second 'R power supply terminal 48.
...pno! ! ! transistor, 53.57...differential circuit, 54.58...current source circuit, 59.61...
・Signal output terminal, 60.62...Load resistance.
Claims (1)
号が供給される第1極性の第1のトランジスタおよび第
2極性の第2のトランジスタと、エミッタが共通に接続
された第1極性の第3のトランジスタおよび第4のトラ
ンジスタからなる第1の差動回路と、上記第1の差動回
路と第1の電源電圧印加点との間に挿入され制御信号に
応じて動作が制御される第1の電流源回路と、エミッタ
が共通に接続された第1極性の第5のトランジスタおよ
び第6のトランジスタからなる第2の差動回路と、上記
第2の差動回路と第1の電源電圧印加点との間に挿入さ
れ制御信号に応じて動作が制御される第2の電流源回路
と、上記第1のトランジスタのエミッタを上記第3のト
ランジスタのベースに結合する手段と、上記第3および
第6のトランジスタのコレクタどうしを接続する手段と
、上記第4および第5のトランジスタのコレクタどうし
を接続する手段と、上記第4および第5のトランジスタ
のベースに共通の一定直流バイアス電圧を供給する手段
と、上記第3および第6のトランジスタのコレクタ接続
点および上記第4および第5のトランジスタのコレクタ
接続点それぞれと第2の電源電圧印加点との間に挿入さ
れる負荷手段とを具備したことを特徴とする入力回路。a first transistor of a first polarity and a second transistor of a second polarity, the bases of which are commonly connected and an input signal is supplied to the common base connection point; and a third transistor of the first polarity, whose emitters are commonly connected. a first differential circuit including a transistor and a fourth transistor, and a first differential circuit that is inserted between the first differential circuit and a first power supply voltage application point and whose operation is controlled according to a control signal. a current source circuit, a second differential circuit comprising a fifth transistor and a sixth transistor of a first polarity whose emitters are commonly connected; a second current source circuit inserted between the points and whose operation is controlled according to the control signal; means for coupling the emitter of the first transistor to the base of the third transistor; means for connecting the collectors of the sixth transistor; means for connecting the collectors of the fourth and fifth transistors; and supplying a common constant DC bias voltage to the bases of the fourth and fifth transistors. and a load means inserted between the collector connection point of the third and sixth transistors, the collector connection point of the fourth and fifth transistors, and the second power supply voltage application point. An input circuit characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59263309A JPS61140218A (en) | 1984-12-13 | 1984-12-13 | Inputting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59263309A JPS61140218A (en) | 1984-12-13 | 1984-12-13 | Inputting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61140218A true JPS61140218A (en) | 1986-06-27 |
Family
ID=17387684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59263309A Pending JPS61140218A (en) | 1984-12-13 | 1984-12-13 | Inputting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61140218A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03149381A (en) * | 1989-11-02 | 1991-06-25 | Matsushita Electric Ind Co Ltd | Scroll compressor |
JP2013005306A (en) * | 2011-06-20 | 2013-01-07 | Nippon Telegr & Teleph Corp <Ntt> | Signal output circuit |
-
1984
- 1984-12-13 JP JP59263309A patent/JPS61140218A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03149381A (en) * | 1989-11-02 | 1991-06-25 | Matsushita Electric Ind Co Ltd | Scroll compressor |
JP2013005306A (en) * | 2011-06-20 | 2013-01-07 | Nippon Telegr & Teleph Corp <Ntt> | Signal output circuit |
US8593201B2 (en) | 2011-06-20 | 2013-11-26 | Nippon Telegraph And Telephone Corporation | Signal output circuit |
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