JPS61126630U - - Google Patents
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- Publication number
- JPS61126630U JPS61126630U JP1154685U JP1154685U JPS61126630U JP S61126630 U JPS61126630 U JP S61126630U JP 1154685 U JP1154685 U JP 1154685U JP 1154685 U JP1154685 U JP 1154685U JP S61126630 U JPS61126630 U JP S61126630U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control
- pulse width
- pulse signal
- signal
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Analogue/Digital Conversion (AREA)
Description
第１図は従来例を示すブロツク図、第２図は第
１図における各部の波形図、第３図は本考案の一
実施例を示すブロツク図、第４図は第３図におけ
る制御回路の入力パルス信号Ａ及び出力パルス信
号Ｂを示す波形図である。 主要部分の符号の説明、１……Ｄ／Ａ変換器、
２……スイツチング回路、４……制御回路。
１図における各部の波形図、第３図は本考案の一
実施例を示すブロツク図、第４図は第３図におけ
る制御回路の入力パルス信号Ａ及び出力パルス信
号Ｂを示す波形図である。 主要部分の符号の説明、１……Ｄ／Ａ変換器、
２……スイツチング回路、４……制御回路。
Claims (1)
- デイジタル―アナログ変換器の出力信号を制御
パルス信号のパルス幅に応じて間欠的に通過せし
めるスイツチング回路と、前記制御パルス信号の
パルス幅を変化せしめる制御回路とを備えたこと
を特徴とするデイグリツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154685U JPS61126630U (ja) | 1985-01-29 | 1985-01-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154685U JPS61126630U (ja) | 1985-01-29 | 1985-01-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126630U true JPS61126630U (ja) | 1986-08-08 |
Family
ID=30493766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154685U Pending JPS61126630U (ja) | 1985-01-29 | 1985-01-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126630U (ja) |
-
1985
- 1985-01-29 JP JP1154685U patent/JPS61126630U/ja active Pending