JPS6095745U - デグリツチ回路 - Google Patents

デグリツチ回路

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JPS6095745U
JPS6095745U JP18866383U JP18866383U JPS6095745U JP S6095745 U JPS6095745 U JP S6095745U JP 18866383 U JP18866383 U JP 18866383U JP 18866383 U JP18866383 U JP 18866383U JP S6095745 U JPS6095745 U JP S6095745U
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JP
Japan
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circuit
deglitch
operational amplifier
phase input
transistor
Prior art date
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Pending
Application number
JP18866383U
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English (en)
Inventor
清水　考
行弘 岡田
Original Assignee
日本電気ホームエレクトロニクス株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のデグリッチ回路の回路図、第３図は本考
案の一実施例の回路図、第２図は第１図、　　゛第３図
の回路の動作を示すタイムチャートである。 １・・−ＤＡ変換器、４（１）、　４（２）・・・低域
枦ｉ器、６（１）、　６（２）・・・演算増幅器、５１
（１）、　５１　（２＞、　５２（１）、　　５２（２
）・・・スイＹチングトランジスタ、ｐｌ、　ｐ２・・
・デグリッチ制御信号。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＤＡ変換器の出力信号を負帰還演算増幅器の逆相入力端
    子に伝達する信号線の一点と、共通端子との間に、デグ
    リッチ制御信号により開閉される、第１スイツチングト
    ランジスタを設け、前記演算増幅器の正相入力端子には
    前記演算増幅器の帰還要素と同一の回路要素が前記共通
    端子との間に接続され、かつ前記逆相入力端子から前記
    ＤＡ変換器にいたる回路で第１トランジスタを第２トラ
    ンージスタと読み替えるのみの全く同一の回路が前記共
    通端子との間に接続され、該第２スイツリングトランジ
    スタは前記第１スイツチングトランジスタとともに前記
    デグリッチｉ両信号により同時に制御されてｉ閉すると
    ともに、前記演算増幅器の出力を低域ろ波器を介して出
    力することにより、グリッチの除去仝れた信号を引き出
    してなるデグ　　□リッチ回路。
JP18866383U 1983-12-08 1983-12-08 デグリツチ回路 Pending JPS6095745U (ja)

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53120252A (en) * 1977-03-29 1978-10-20 Mitsubishi Electric Corp Video gate circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53120252A (en) * 1977-03-29 1978-10-20 Mitsubishi Electric Corp Video gate circuit

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