JPS6085697A - タイムスロツト分配方式 - Google Patents
タイムスロツト分配方式Info
- Publication number
- JPS6085697A JPS6085697A JP19387983A JP19387983A JPS6085697A JP S6085697 A JPS6085697 A JP S6085697A JP 19387983 A JP19387983 A JP 19387983A JP 19387983 A JP19387983 A JP 19387983A JP S6085697 A JPS6085697 A JP S6085697A
- Authority
- JP
- Japan
- Prior art keywords
- time slot
- package
- counter
- time
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はシステム立上り時に各パッケージが必要とする
タイムスロットが割付られ、それを保持する回路を有し
、パッケージ差換えなどがあっても影響されない動作の
得られるタイムスロット分配方式に関する。
タイムスロットが割付られ、それを保持する回路を有し
、パッケージ差換えなどがあっても影響されない動作の
得られるタイムスロット分配方式に関する。
（２）従来技術と問題点
時分割電子交換機では所定時間間隔のタイムスロットを
並べたことに相当するハイウェイを使用している。交換
機には加入者回路を搭載するもの或いは各種トランク回
路を搭載するもの等の複数種類のパンケージが存在する
が、それらパッケージを収容しハイウェイと接続する複
数のパンケージスロットが準備されている。複数種のパ
ソケージが有る場合、いずれもが同数のタイムスロット
を必要とするとは限らない。そのため従来、タイムスロ
ットを有効に使用する手法として、パッケージスロット
対応に収容するパッケージの種類を定める等の方法を採
ってきた。即ちパンケージスロットを加入者回路パンケ
ージ搭載用、トランク回路パンケージ搭載用のように前
辺て区分してお・き、それぞれのカード・スロット当た
りのタイム。
並べたことに相当するハイウェイを使用している。交換
機には加入者回路を搭載するもの或いは各種トランク回
路を搭載するもの等の複数種類のパンケージが存在する
が、それらパッケージを収容しハイウェイと接続する複
数のパンケージスロットが準備されている。複数種のパ
ソケージが有る場合、いずれもが同数のタイムスロット
を必要とするとは限らない。そのため従来、タイムスロ
ットを有効に使用する手法として、パッケージスロット
対応に収容するパッケージの種類を定める等の方法を採
ってきた。即ちパンケージスロットを加入者回路パンケ
ージ搭載用、トランク回路パンケージ搭載用のように前
辺て区分してお・き、それぞれのカード・スロット当た
りのタイム。
スロット数を固定しておく方法である。しかしながらこ
の方法では各ユーザの要求が多様な、言い換えればシス
テム毎に加入者回路とトランク回路の収容比率が異なる
ような、例えば構内交換機においては、各要素が十分に
機能しているとは言えなかった。
の方法では各ユーザの要求が多様な、言い換えればシス
テム毎に加入者回路とトランク回路の収容比率が異なる
ような、例えば構内交換機においては、各要素が十分に
機能しているとは言えなかった。
（３）発明の目的
本発明の目的は前述の欠点を改善し、システム立上り時
に各パッケージが必要とするタイムスロットを空タイム
スロットが発生しないように順次割付け、それを保持す
る回路を有し、パ・７ケージ差換えなどがあっても影響
されない動作が得られるタイムスロット分配方式を提供
するごとにある。
に各パッケージが必要とするタイムスロットを空タイム
スロットが発生しないように順次割付け、それを保持す
る回路を有し、パ・７ケージ差換えなどがあっても影響
されない動作が得られるタイムスロット分配方式を提供
するごとにある。
（４）発明の構成
前述の目的を達成するための本発明の構成は、時分割多
重ハイウェイを使用する電子交換機のタイムスロットを
割付は分配する方式において、タイムスロットを必要と
する各パッケージには、ハイウェイの同期パルスで初期
値に設定されその後はハイウェイ多重用のクロックを計
数する第１カウンタと、システムの電源投入時などの再
開処理時ニオイて同一ハイウェイに収容されている前位
のパッケージから送られるタイムスロット分配パルスを
受信し、その時点における前記第１カウンタの内容を記
憶するカウンタ内容保持回路と、前記第１カウンタとカ
ウンタ内容保持回路との出方を常時比較し一致したとき
一致を保持する一致保持回路と、一致保持回路の一致信
号により動作を開始し、自己パッケージで必要とするタ
イムスロット数に対応するクロック数を計数し、計数出
方を同一ハイウェイに収容される後位のパッケージにタ
イムスロット分配パルスとして送信する第２カウンタと
を具備し、前記タイムスロット分配パルスを順次下位パ
ッケージに伝達してタイムスロットを分配することであ
る。
重ハイウェイを使用する電子交換機のタイムスロットを
割付は分配する方式において、タイムスロットを必要と
する各パッケージには、ハイウェイの同期パルスで初期
値に設定されその後はハイウェイ多重用のクロックを計
数する第１カウンタと、システムの電源投入時などの再
開処理時ニオイて同一ハイウェイに収容されている前位
のパッケージから送られるタイムスロット分配パルスを
受信し、その時点における前記第１カウンタの内容を記
憶するカウンタ内容保持回路と、前記第１カウンタとカ
ウンタ内容保持回路との出方を常時比較し一致したとき
一致を保持する一致保持回路と、一致保持回路の一致信
号により動作を開始し、自己パッケージで必要とするタ
イムスロット数に対応するクロック数を計数し、計数出
方を同一ハイウェイに収容される後位のパッケージにタ
イムスロット分配パルスとして送信する第２カウンタと
を具備し、前記タイムスロット分配パルスを順次下位パ
ッケージに伝達してタイムスロットを分配することであ
る。
（５）発明の実施例
第１図は本発明の一実施例の構成を示す図である。第１
図において、ＣＴＲ＃１は第１カウンタでハイウェイの
フレームタイミング（同期パルス）で初期値に設定され
、その後はハイウェイ多重用のクロックを計数する。Ｆ
Ｆ＃１は信号保持回路となるフリップフロップで、シス
テムの電源投入時にリセットされ、またはパッケージの
差換えがあった後の動作再開時において、同一ハイウェ
イに収容されている前位のパッケージ（図示せず）から
送られてくるタイムスロット分配パルスを端子Ａで受け
てセントされる。ＬＡＴＣＨは記憶内容保持回路で、フ
リップフロップＦＦ＃１がセットされたとき、第１カウ
ンタＣＴＲ＃１の内容を記憶する。ＣＭＰＲＴＲは比較
器で第１カウンタＣＴＲ＃１と記憶内容保持回路ＬＡＴ
Ｃ■の内容とを比較する。
図において、ＣＴＲ＃１は第１カウンタでハイウェイの
フレームタイミング（同期パルス）で初期値に設定され
、その後はハイウェイ多重用のクロックを計数する。Ｆ
Ｆ＃１は信号保持回路となるフリップフロップで、シス
テムの電源投入時にリセットされ、またはパッケージの
差換えがあった後の動作再開時において、同一ハイウェ
イに収容されている前位のパッケージ（図示せず）から
送られてくるタイムスロット分配パルスを端子Ａで受け
てセントされる。ＬＡＴＣＨは記憶内容保持回路で、フ
リップフロップＦＦ＃１がセットされたとき、第１カウ
ンタＣＴＲ＃１の内容を記憶する。ＣＭＰＲＴＲは比較
器で第１カウンタＣＴＲ＃１と記憶内容保持回路ＬＡＴ
Ｃ■の内容とを比較する。
ＦＦ＃２は比較器ＣＭＰＲＴＲで一致を検出したときそ
れを保持する一致保持回路として動作する。この出力は
自分のパッケージ内各回路に印加され動作指示信号とな
る。ＣＴＲ＃２は第２カウンタで一致保持回路ＦＦ＃２
の一致信号により動作を開始し自己パッケージで必要と
するタイムスロット数に対応するクロック数を計数する
。（このタイムスロット数は予めワイヤード論理演箕回
路ＬＧをカウンタの出力側に設は指定する）計数したと
きその出力を同一ハイウェイに収容される後位のパンケ
ージにタイムスロット分配パルスとして端子Ｂから送出
する。
れを保持する一致保持回路として動作する。この出力は
自分のパッケージ内各回路に印加され動作指示信号とな
る。ＣＴＲ＃２は第２カウンタで一致保持回路ＦＦ＃２
の一致信号により動作を開始し自己パッケージで必要と
するタイムスロット数に対応するクロック数を計数する
。（このタイムスロット数は予めワイヤード論理演箕回
路ＬＧをカウンタの出力側に設は指定する）計数したと
きその出力を同一ハイウェイに収容される後位のパンケ
ージにタイムスロット分配パルスとして端子Ｂから送出
する。
第２図は本発明によるパッケージ接続例を示すもので、
同一ハイウェイに収容されているパッケージの端子Ａ、
Ｂが図示するようにいもづる式に接続されている。動作
電源が投入されたとき、ＦＦ＃１はリセットし動作開始
を準備する。同期パルスはシステム本体のネットワーク
と同期をとるためのパルスで、タイムスロットの零番目
が何処から始まるかを指示する。そして同期パルスに同
期してタイムスロット分配パルスが前位パッケージから
端子Ａに到来する。
同一ハイウェイに収容されているパッケージの端子Ａ、
Ｂが図示するようにいもづる式に接続されている。動作
電源が投入されたとき、ＦＦ＃１はリセットし動作開始
を準備する。同期パルスはシステム本体のネットワーク
と同期をとるためのパルスで、タイムスロットの零番目
が何処から始まるかを指示する。そして同期パルスに同
期してタイムスロット分配パルスが前位パッケージから
端子Ａに到来する。
第３図は同一ハイウェイにおける第１パツケージが電′
源投入される前からの各素子の状態を示すタイムチャー
トである。（第１パツケージはタイムスロットを３個使
用する場合を示している）。
源投入される前からの各素子の状態を示すタイムチャー
トである。（第１パツケージはタイムスロットを３個使
用する場合を示している）。
電源投入のためＦＦ＃１のリセット端子に信号が入り、
オフとされる。ＦＦ＃１の出力Ｑは′０″であって、次
に同期パルスが到来すると、ＦＦ＃１の出力Ｑは“１″
となり、ＬＡＴＣＨ，ＣＭＰＲＴＲ，Ｆ Ｆ＃２がすべ
て状態変化をする。ＣＴＲ＃１はクロック端子にクロッ
ク信号が入ったとき、計数アップして行くからＣＭＰＲ
ＴＲが変化する。そしてＣＴＲ＃２が３個のパルス到来
を数えたとき、タイムスロット分配パルスＢが出力し、
且つＦＦ＃２によりパッケージ内の動作指定信号ＰＳを
発生する。
オフとされる。ＦＦ＃１の出力Ｑは′０″であって、次
に同期パルスが到来すると、ＦＦ＃１の出力Ｑは“１″
となり、ＬＡＴＣＨ，ＣＭＰＲＴＲ，Ｆ Ｆ＃２がすべ
て状態変化をする。ＣＴＲ＃１はクロック端子にクロッ
ク信号が入ったとき、計数アップして行くからＣＭＰＲ
ＴＲが変化する。そしてＣＴＲ＃２が３個のパルス到来
を数えたとき、タイムスロット分配パルスＢが出力し、
且つＦＦ＃２によりパッケージ内の動作指定信号ＰＳを
発生する。
第２パツケージ以後は電源投入以後に同期パルス即ち前
位パッケージからのタイムスロット分配パルスとクロッ
クパルスが到来するのでそれをＣＴＲ＃１で引数してお
く。そし−ζ各パッケージがいもづる式に接続されてい
るから、前位パッケージからの信号が端子Ａに到来した
とき以後、第３図に示すように動作し、端子ＰＳに信号
が発生したときが１．自分のパッケージの動作開始時期
と判る。
位パッケージからのタイムスロット分配パルスとクロッ
クパルスが到来するのでそれをＣＴＲ＃１で引数してお
く。そし−ζ各パッケージがいもづる式に接続されてい
るから、前位パッケージからの信号が端子Ａに到来した
とき以後、第３図に示すように動作し、端子ＰＳに信号
が発生したときが１．自分のパッケージの動作開始時期
と判る。
（６）発明の効果
このようにして本発明によると、いもづる式に接続され
たパッケージが自己のタイムスロットを動作開始時に自
律的に割付は記憶することが順次になされるから、タイ
ムスロットの有効利用が図られ、且つ他のパッケージが
抜かれた場合でも支障なく動作する。そして新しく挿入
されたパッケージでは前位のパッケージから送られてく
るタイムスロット分配パルスを受けて動作が定まるので
、他のパッケージに影響を与えない。
たパッケージが自己のタイムスロットを動作開始時に自
律的に割付は記憶することが順次になされるから、タイ
ムスロットの有効利用が図られ、且つ他のパッケージが
抜かれた場合でも支障なく動作する。そして新しく挿入
されたパッケージでは前位のパッケージから送られてく
るタイムスロット分配パルスを受けて動作が定まるので
、他のパッケージに影響を与えない。
第１図は本発明の一実施例の構成を示す図、第２図は本
発明によるパッケージ接続例を示す図、第３図は第１図
の動作タイムチャートである。 ＣＴＲ＃１−−−第１カウンタ ＣＴＲ＃２−第２カウンタ ＦＦｔｔｌ、ＦＦ＃２− フリップフロップＬＡＴＣＩ
＋−記憶内容保持回路 ＣＭＰＲＴＲ−−一比較器 ＰＳ−動作指定信号 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
発明によるパッケージ接続例を示す図、第３図は第１図
の動作タイムチャートである。 ＣＴＲ＃１−−−第１カウンタ ＣＴＲ＃２−第２カウンタ ＦＦｔｔｌ、ＦＦ＃２− フリップフロップＬＡＴＣＩ
＋−記憶内容保持回路 ＣＭＰＲＴＲ−−一比較器 ＰＳ−動作指定信号 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐
Claims (1)
- 時分割多重ハイウェイを使用する電子交換機のタイムス
ロットを割付け、分配する方式において、タイムスロッ
トを必要とする各パッケージには、ハイウェイの同期パ
ルスで初期値に設定されその後はハイウェイ多重用のク
ロックを計数する第１カウンタと、システムの電源投入
時などの再開処理時において同一ハイウェイに収容され
ている前位のパッケージから送られるタイムスロット分
配パルスを受信し、その時点における前記第１カウンタ
の内容を記憶するカウンタ内容保持回路と、前記第１カ
ウンタとカウンタ内容保持回路との出力を窩時比較し一
致したとき一致を保持する一致保持回路と、一致保持回
路の一致信号により動作を開始し、自己パッケージで必
要とするタイムスロット数に対応するクロック数を計数
し、計数出力を同一ハイウェイに収容さ、れる後位のパ
ッケージにタイムスロット分配パルスとして送信する第
２カウンタとを具備し、前記タイムスロット分配パルス
を順次下位パッケージに伝達してタイムスロットを分配
することを特徴とするタイムスロット分配方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19387983A JPS6085697A (ja) | 1983-10-17 | 1983-10-17 | タイムスロツト分配方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19387983A JPS6085697A (ja) | 1983-10-17 | 1983-10-17 | タイムスロツト分配方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085697A true JPS6085697A (ja) | 1985-05-15 |
Family
ID=16315257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19387983A Pending JPS6085697A (ja) | 1983-10-17 | 1983-10-17 | タイムスロツト分配方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120923A (ja) * | 1987-10-07 | 1989-05-12 | Philips Gloeilampenfab:Nv | 適正チャンネルタイムスロット割当て用回路配置 |
-
1983
- 1983-10-17 JP JP19387983A patent/JPS6085697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01120923A (ja) * | 1987-10-07 | 1989-05-12 | Philips Gloeilampenfab:Nv | 適正チャンネルタイムスロット割当て用回路配置 |
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