JPS6075173A - Deflection circuit - Google Patents
Deflection circuitInfo
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- JPS6075173A JPS6075173A JP18349883A JP18349883A JPS6075173A JP S6075173 A JPS6075173 A JP S6075173A JP 18349883 A JP18349883 A JP 18349883A JP 18349883 A JP18349883 A JP 18349883A JP S6075173 A JPS6075173 A JP S6075173A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Details Of Television Scanning (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、テレビ受像機、キャラクタディスプレイ、パ
ーンナルコンピュータ等の画面表示装置における偏向回
路に係り、１時に種々の画面を表示する表示装置におけ
る垂直偏向回路の同期を安定化した同偏向回路に関する
。Detailed Description of the Invention (a) Industrial Application Field The present invention relates to a deflection circuit in a screen display device such as a television receiver, a character display, a personal computer, etc., and relates to a display device that displays various screens at one time. This invention relates to a vertical deflection circuit that stabilizes the synchronization of the vertical deflection circuit.
（ロ）従来技術
一般にカウントダウン方式の偏向回路は、同期信号分離
回路ｔ１）、ＡＦＣ回路（２）、７１圧制御発振器（３
）、第１０分周器（４）、水平偏向及び高圧発生回路（
５）、ゲート回路（６）、第２０分周器（７）、垂直偏
向回路（８）、ブラウン管（９）、水平及び垂直偏向コ
イル０印（Ｉｌｌ、 Ｄフリップフロッグ（１２１１Ｔ
フリツプフロツグ０３）よチ晟り、端子Ｉに複合映像信
号を加え、前記ブラウン管（９）のアノードに高圧を、
前記偏向コイル（ｌＯ１αυに各々水平及び垂直偏向電
流を供給し、前記ブラウン￥ｆ（９）のカソード、各グ
リッドには映像出力回路及びグリッド’７Ｎ圧供給回路
（いずれも図示せず）によって得た映像信号及び各グリ
ッド電圧が印加される。この場合、通常の垂直同期信号
を含む複合映像信号が端子０４）に加わったとき、その
タイミングチャートは第２図（イ）又は（ロ）に示す通
り、垂直同期信号は３０幅で約１／／２ｆＨ幅（ｆ、ｌ
は水平同期信号の周波数）のパルスが６個繰返し挿入さ
れている。(b) Prior art In general, a countdown type deflection circuit includes a synchronizing signal separation circuit t1), an AFC circuit (2), a 71-voltage controlled oscillator (3)
), 10th frequency divider (4), horizontal deflection and high voltage generation circuit (
5), gate circuit (6), 20th frequency divider (7), vertical deflection circuit (8), cathode ray tube (9), horizontal and vertical deflection coil 0 mark (Ill, D flip frog (1211T)
Flip-frogging 03) Then, apply a composite video signal to terminal I and apply high voltage to the anode of the cathode ray tube (9).
Horizontal and vertical deflection currents are supplied to the deflection coil (lO1αυ), respectively, and the cathode of the Brown\f(9), each grid is provided with a video output circuit and a grid '7N pressure supply circuit (none of which are shown). A video signal and each grid voltage are applied.In this case, when a composite video signal including a normal vertical synchronization signal is applied to terminal 04), the timing chart is as shown in Figure 2 (a) or (b). , the vertical synchronization signal is 30 widths and approximately 1//2fH width (f, l
is the frequency of the horizontal synchronizing signal). Six pulses are repeatedly inserted.
ところが実際には、垂直同期信号は積分回路により分離
されるため、前記第２図の如く垂直トリガパルスで示さ
れるように約３Ｈ幅のパルスとなる。第１図及び第２図
において■、は垂１αトリガパルス、２ｆ□は２ｆ、Ｉ
周波数な有するクロック信号、ＤはＤフリップフロッ
グ鰺のＤ端子の入カバルス、ＱはＡｆｌｌ記Ｄフリップ
フロップ０りのＱ端子の出力パルスを示し、１．．１２
、ｔ、及びｔ４ は各々前記垂直トリガパルスの立上り
、２ｆ、！（ｇ号のｎＩＳ記垂直トリガ期間の最初の立
下り、ｔ、はゲート回路（６）で得られたＤ入カバルス
の立下り、ｔ４は互出力の立上りタイミングを示す。However, in reality, since the vertical synchronizing signal is separated by an integrating circuit, it becomes a pulse with a width of approximately 3H, as shown by the vertical trigger pulse in FIG. In Figures 1 and 2, ■ indicates vertical 1α trigger pulse, 2f□ indicates 2f, I
A clock signal having a frequency, D is an input pulse of the D terminal of the D flip-flop, Q is an output pulse of the Q terminal of the D flip-flop 0, and 1. ．． 12
, t, and t4 are the rising edge of the vertical trigger pulse, 2f, !, respectively. (The first falling edge of the nIS vertical trigger period of g, t, is the falling edge of the D input signal obtained by the gate circuit (6), and t4 is the rising timing of the dual output.
前記２ｆ、＋パルスのどの位相関係即ち（イ）又（ま（
ロ）に示した異った位相関係において、垂直同期信号力
１人力されても、２ｆ９パルスの立Ｔりのタイミング（
ｔ３）でＤフリップフロップ０狗入カッくルスがＱ出力
として転送されて、第２の分周器（７）のリセットライ
ン（１５）によってリセットできるため、同期を力）け
ることができる。該第２０分周器（７）は２９６分周又
は２３２分周するもので、電圧制御発振器（以Ｔ’Ｖ
ＣＯト称スル） （３）ハＮ Ｔ Ｓ Ｃ方式の場合、
例えば５０３．５ Ｉ（Ｈ７とすると、第１０分周器（
４）にて３２分周すれば１５．７３４ Ｋ＋Ｉｚとなる
。What is the phase relationship between the above 2f and + pulses, i.e. (a) or (ma()?
In the different phase relationships shown in b), even if the vertical synchronization signal is applied by one person, the timing of the rising T of the 2f9 pulse (
At t3), the D flip-flop 0 clock pulse is transferred as the Q output and can be reset by the reset line (15) of the second frequency divider (7), so that synchronization can be achieved. The 20th frequency divider (7) divides the frequency by 296 or 232, and is a voltage controlled oscillator (hereinafter referred to as T'V).
(3) In the case of the CNTSC method,
For example, if 503.5 I (H7), the 10th frequency divider (
If the frequency is divided by 32 in step 4), it becomes 15.734 K+Iz.
同時に第１０分周器（４）にて１６分周すれレイ３１、
４６８ Ｋｈとなり、前記Ｄフリップフロップａ′ｌＩ
及びＴ７リノグフロクブ０沸のＴ ９１子に川」えもれ
る。前記第２０分周器（７）にて２９６分周の端子０６
）には同期時６０１ｉｚ、非同期時フリーラン周波数’
Ｐ／ｚｃ＋６＝ ５３ Ｈ７，２５６分周ノ端子０．７
１１Ｃ＆’ｊ−ｆＭ／／２３２＝６８Ｈ２が現われる構
成となっている。At the same time, the 10th frequency divider (4) divides the frequency by 16, and
468 Kh, and the D flip-flop a'lI
And the T91 child of T7 Renoguro Kubu 0 boils down to the river. Terminal 06 of 296 frequency division by the 20th frequency divider (7)
) is 601iz when synchronous, free run frequency when asynchronous
P/zc+6=53 H7,256 frequency division terminal 0.7
The configuration is such that 11C&'j-fM//232=68H2 appears.
ここで第３図（イ）（ロ）のようにビデオディスク又は
レコーデツドテープに記録された映像信号に含まれる特
殊な同期信号の場合、例えば垂直同期信号が１０μｓの
繰返しパルスのとぎ、２ｆＩ！パルスの幅約３２μｓよ
り狭いため、２ｆＭパルスの立下りのタイミング（ｔ、
）までには、トリガパルスがなくなってしまうので、第
３図（イ）又は（ロ）に示す位相関係のいずれも、垂直
同期がかからない欠点があった。Here, in the case of a special synchronization signal included in a video signal recorded on a video disk or a recorded tape as shown in FIG. Since the pulse width is narrower than approximately 32 μs, the falling timing (t,
), the trigger pulse is gone, so either of the phase relationships shown in FIG.
これは前記の如く、特殊な同期信号として、前記ビデオ
ディスク、又はレコーデツドテープから録画する所謂ダ
ビング防止を図っているが、これでは再生信号をテレビ
受像機に加えた場合に、垂直同期がかかり難く、該同期
が不安定となる。As mentioned above, this is a special synchronization signal used to prevent so-called dubbing when recording from the video disc or recorded tape, but this prevents vertical synchronization when the playback signal is applied to the television receiver. This makes the synchronization unstable.
（ハ）発明の目的
本発明は、特殊な幅の狭い垂直同期信号が挿入された複
合映像信号の再生時においても垂直同期を安定化するこ
とを目的とする。(c) Purpose of the Invention The present invention aims to stabilize vertical synchronization even when reproducing a composite video signal into which a special narrow vertical synchronization signal is inserted.
に）発明の構成
本発明は同期分離回路の出力端に順次接続されたＡＦＣ
回路、電圧制御発振器、第１０分周器、水平偏向及び高
圧発生回路、前記分周器の所定分周によるｆヨ信号出力
端にＴ端子が共通接続されたＴフリップフロップ及びＤ
フリップフロッグ、前記同期分離回路の出力端に一方の
入力端力を第１のゲート回路を介して接続されかつ前記
Ｄクリップフロップの出力端が他方の入力端に接続され
た第１０Ｒ−Ｓフリップフロップ、前記Ｄクリップ。B) Structure of the Invention The present invention provides an AFC circuit connected sequentially to the output end of a synchronous separation circuit.
circuit, a voltage controlled oscillator, a 10th frequency divider, a horizontal deflection and high voltage generation circuit, a T flip-flop whose T terminal is commonly connected to the fyo signal output terminal obtained by predetermined frequency division of the frequency divider, and D
flip-flop, a 10th R-S flip-flop having one input terminal connected to the output terminal of the synchronous separation circuit via a first gate circuit, and the output terminal of the D clip-flop being connected to the other input terminal; , the D clip.
フロップの出力端に接続された第２０分周器、該分周器
の出力端及び前記第１のＲ−Ｓフリップフロップの出力
端が入力端に接続された第２のゲート回路、前記Ｄフリ
ップフロッグの出力端及び前記第２０分周器の出力端が
入力端に接続された第２のクリップフロップ、前記第２
０分周器の出ブＪ端が入力端に接続された垂直偏向回路
とより成り、前記第１のゲート回路の出力端を前記Ｄ
７１Ｊツフ゛フロツプのＤ端子に接続すると共に＊ｉｓ
Ｈ己第２のＲ−ＳフＩＪ ツブフロップの出力端を前
記第１のゲートの入力端に接続し、前記垂直偏向回路に
目ｊ加される垂直同期信号を安定化する構成である。a 20th frequency divider connected to the output terminal of the flop; a second gate circuit whose input terminals are connected to the output terminal of the frequency divider and the output terminal of the first R-S flip-flop; and a second gate circuit connected to the input terminal of the D flip-flop. a second clip-flop whose input terminals are connected to the output terminal of the frequency divider and the output terminal of the twentieth frequency divider;
It consists of a vertical deflection circuit in which the output terminal J of the 0 frequency divider is connected to the input terminal, and the output terminal of the first gate circuit is connected to the output terminal D.
When connected to the D terminal of the 71J flip-flop, *is
The output terminal of the second R-S flip-flop is connected to the input terminal of the first gate to stabilize the vertical synchronization signal applied to the vertical deflection circuit.
（（ホ）実施例
図面に従って本発明を説明すると、第４図は本発明の偏
向回路、第５図（イ）（ロ）は第４図を説明するための
説明波形図を示し、第４図に：ｔｄいて、第１図と同一
素子には同一図番を付す。((e) To explain the present invention according to the embodiment drawings, FIG. 4 shows a deflection circuit of the present invention, FIGS. 5(a) and 5(b) show explanatory waveform diagrams for explaining FIG. In the figure: td, the same elements as in FIG. 1 are given the same figure numbers.
紀４図において、（１胆まＯＲゲート、（ＩｌｌはＡＮ
Ｄゲー）、（２ｔｌ）（２１）は各々第１及び第２のＲ
−ＳフＩＪ ノブフロップを示す。In Figure 4, (1 is OR gate, (Ill is AN
D game), (2tl) (21) are the first and second R, respectively.
-S F IJ Knob flop is shown.
次に第４図の動作について説明すると、今引込動作は、
受像機の電源のオンと共にＶ ＣＯ（４１が自走周波数
（前述の例では５０３．５ Ｋ１１ｚ ）にて発振し、
１６分周さｉまた２ｆｌＩ（同３１．４６８ Ｋ１１ｚ
）がＴフリップフロップα３）に加わり、その出力Ｑ
により、第２０分周器（７）から第１の１（−８フリツ
プフロツプ（４）がセットされるので、該第１のＲ−Ｓ
フリップフロップ（４）のＱ端子はハイレベルになる。Next, to explain the operation shown in Figure 4, the current retraction operation is as follows.
When the power of the receiver is turned on, the V CO (41) oscillates at a free running frequency (503.5 K11z in the above example).
Divided by 16 i and 2flI (31.468 K11z
) is added to the T flip-flop α3), and its output Q
As a result, the first 1 (-8 flip-flop (4)) is set from the 20th frequency divider (7), so the first R-S
The Q terminal of the flip-flop (4) becomes high level.
これに伴ってＡＮＤグー）（１９１の一方の端子は／％
イレベルに設定し、同期分離回路ｍから垂直トリガパル
スが加えられるのを待つ、トリガパルス待機状態になっ
ている。Along with this, AND go) (one terminal of 191 is /%
It is in a trigger pulse standby state, waiting for a vertical trigger pulse to be applied from the synchronization separation circuit m.
そこで前記同期分離回路（１）の入力端子（Ｉ４）に複
合映像信号が加わり、出力側に垂直トリガノ（ルスが現
われると、第５図におけるタイミングｔ、でＡＮＤゲー
ト０９出力が正に反転するので、第２のＲ−Ｓクリップ
フロップ（２Ｉ）は、セットさｔする。Therefore, when a composite video signal is applied to the input terminal (I4) of the synchronization separation circuit (1) and a vertical trigger signal appears on the output side, the AND gate 09 output is inverted to positive at timing t in FIG. , the second R-S clip-flop (2I) is set.
このとぎ該第２のＲ−Ｓフリップフロップ（２１＋はＱ
出力がハイレベルに反転するため、Ｑ出力がＯＲゲート
（＋８１を通して、Ｄフリップフロップ（＋２１のＤ端
子に印加される。（第５図Ｄ）
この状態では、既に第２のＲ−ＳフリップフロップＩ２
１）がセフ）されているＴこめ、前記同期分離回路（１
）からの垂直トリガパルスがタイミングｔ、においで１
よ（なっていてもＤフリップフロップ（（２）の１）端
子に加わっているノ・イレベルの信号が、前記第２のＲ
−Ｓフリップフロップｅυによって保持されている。At this point, the second R-S flip-flop (21+ is Q
Since the output is inverted to high level, the Q output is applied to the D terminal of the D flip-flop (+21) through the OR gate (+81). I2
The synchronization separation circuit (1) is
) at timing t, the vertical trigger pulse from
Even if the signal is applied to the D flip-flop (1 in (2)), the signal at the level No.
-S flip-flop eυ.
次に２ｆ、！パルスの立下りのタイミングｔ、において
、第２のＲ−Ｓクリップフロップ（２１（のＱ出力がハ
イレベルであるからＤフリップフロップα２）のＤ端子
に前記ハイレベルの出力が転送され、該Ｄフリップフロ
ップ（１２のＱ端子はローレベルに反転する。Ｑ出力（
第５図Ｑ）はＴクリップフロップＨ１第２の分局器（７
）、第１のＲ−Ｓフリップフロップ翰及び第２のＲ−Ｓ
クリップフロップ（２１）のリセットパルスとなってい
るため、タイミングｔ４では前述の各部分が全てリセッ
トされるので、第２のＲ−Ｓフリップフロップ（２Ｉ）
のＱ出力がローレベルに反転してトリガパルス保持機能
が解除されて、次の２ｆ、パルスの立下りタイミング１
．で再び第２０分周器（力を構成するカウンタがカウン
ト動作を開始する。Next, 2f! At the falling timing t of the pulse, the high level output is transferred to the D terminal of the second R-S clip-flop (21 (because its Q output is at high level, the D flip-flop α2), and the D The Q terminal of flip-flop (12) is inverted to low level.Q output (
FIG. 5Q) is the T clip-flop H1 second branch (7
), the first R-S flip-flop wire and the second R-S
Since this is a reset pulse for the clip-flop (21), all of the above-mentioned parts are reset at timing t4, so the second R-S flip-flop (2I)
The Q output of is inverted to low level, the trigger pulse holding function is canceled, and the next 2f, pulse falling timing 1
．． Then, the counter that constitutes the 20th frequency divider (power) starts counting operation again.
従り℃一旦大入力れた垂直トリガパルスをトリガがかか
り終るまで第２のＲ−ＳクリップフロップＣ！υにて保
持させる機能を新たに付加してあり、特殊な信号の場合
にも、安定な同期を得ることができる、第５図（イ）及
び（ロ）は２ｆヨバルスに対し、互に異なった位相の垂
直トリガパルス（Ｖ、）が加わった場合の例を示し、前
述の通り第２のＲ−Ｓフリップフロップｅυが保持機能
により、Ｄフリップフロップ（１２１のＱ出力がリセッ
トパルスとして得られ、特殊な同期信号が加わり、前述
の異なった位相の場合でも何ら支障は発生しない。Therefore, once the vertical trigger pulse is input as a large value, the second R-S clip-flop C! A new function has been added to hold the signal at υ, making it possible to obtain stable synchronization even in the case of special signals. An example is shown in which a vertical trigger pulse (V, ) with a phase of , a special synchronization signal is added, and no problem occurs even in the case of the different phases mentioned above.
（へ）発明の効果
本発明の偏向回路によれば、最近多く市場に現われたビ
デオソフトチーブ（レコーデツドテープ）又はビデオデ
ィスク等の中で、複写（所謂ダビング）を防止するため
、幅の狭い垂直同期信号を含む複合映像信号を再生する
場合でも、従来のように垂直同期がかからないことは、
防止でき、本発明は偏向回路の垂直同期の安定化が図れ
る。(f) Effects of the Invention According to the deflection circuit of the present invention, in order to prevent copying (so-called dubbing) among video software chips (recorded tapes) or video discs that have recently appeared on the market, the deflection circuit has a narrow width. Even when playing a composite video signal that includes a vertical synchronization signal, vertical synchronization is not applied as in the past.
This can be prevented, and the present invention can stabilize the vertical synchronization of the deflection circuit.
第１図は従来の偏向回路、第２図及び第３図は各々第１
図を説明するためのタイミングチャート、第４図は本発
明の同回路、第５図は第４図を説明するためのタイミン
グチャートを示す。
主な図番の説明
（１）・・・同期分離回路、 （２）・・・ＡＦＣ回路
、 （３）・・・ＶＣＯ，（朴・・第１０分周器、 （
７）・・・第２０分周器、 （８）・・・垂直偏向回路
、 ａｚ・・・Ｄフリツプフロツブ、 （ｌ□□□・・
・Ｔフリップフロップ、 （Ｉ４）・・・入力端子、
（１８１−ＯＲゲート、 （１９−Ａ Ｎ Ｄゲート、
■・・・第１のＲ−Ｓフリップフロップ、 Ｑυ・・・
第２のＲ−Ｓフリップフロップ。
第２田
（イ）
七、七、１． １４
第２図、。。
第３１来ｌ
（イ）
七、 仁山
ｑ −２−Figure 1 shows a conventional deflection circuit, Figures 2 and 3 each show a conventional deflection circuit.
FIG. 4 shows a timing chart for explaining the circuit of the present invention, and FIG. 5 shows a timing chart for explaining FIG. 4. Explanation of main figure numbers (1)...Synchronization separation circuit, (2)...AFC circuit, (3)...VCO, (Park...10th frequency divider, (
7)...Twentieth frequency divider, (8)...Vertical deflection circuit, az...D flip-flop, (l□□□...
・T flip-flop, (I4)...input terminal,
(181-OR gate, (19-A N D gate,
■...First R-S flip-flop, Qυ...
Second R-S flip-flop. 2nd field (a) 7, 7, 1. 14 Figure 2. . 31st Rai l (a) 7, Insanq -2-
Claims (1)
路、電圧制御発振器、第１の分周器、水平偏向及び高圧
発生回路、前記分周器の所定分周によるｆ、信号出力端
にＴ端子が共通接続されたＴ７リツプフロツプ及びＤフ
リップフロップ、前記同期分離回路の出力端に一方の入
力端が第１のゲート回路を介して接続されかつ前記Ｄフ
リップフロップの出力端が他方の入力端に接続された第
１のＲ−Ｓフリップフロップ、前記Ｄフリップフロッグ
の出力端に接続された第２の分周器、該分周器の出力端
及び前記第１のＲ−Ｓフリップフロップの出力端が入力
端に接続された第２のゲート回路、前記Ｄフリップフロ
ップの出力端及び前記第２の分局器の出力端が入力端に
接続された第２の７リツプフロツプ、前記第２０分周器
の出力端が入力端に接続された垂直偏向回路とより成り
、前記第１のゲート回路の出力端を前記Ｄフリップフロ
ップのＤ端子に接続すると共に前記第２のＲ−Ｓフリッ
プフロップの出力端を前記第１のゲートの入力端に接続
し、前記垂直偏向回路に印加される垂直同期信号を安定
化することを特徴とした偏向回路。(1) An AFC circuit, a voltage controlled oscillator, a first frequency divider, a horizontal deflection and high voltage generation circuit, which are sequentially connected to the output terminal of the synchronous separation circuit, and a signal f obtained by predetermined frequency division of the frequency divider are connected to the signal output terminal. A T7 flip-flop and a D flip-flop whose T terminals are commonly connected, one input end of which is connected to the output end of the synchronous separation circuit via a first gate circuit, and the output end of the D flip-flop is the other input end. a first R-S flip-flop connected to the D flip-flop, a second frequency divider connected to the output of the D flip-flop, the output of the frequency divider and the output of the first R-S flip-flop; a second gate circuit whose end is connected to the input end; a second 7-lip-flop whose input end is connected to the output end of the D flip-flop and the output end of the second divider; and the 20th frequency divider. a vertical deflection circuit whose output terminal is connected to the input terminal thereof, the output terminal of the first gate circuit is connected to the D terminal of the D flip-flop, and the output terminal of the second R-S flip-flop is connected to the D terminal of the D flip-flop. is connected to the input end of the first gate to stabilize a vertical synchronizing signal applied to the vertical deflection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18349883A JPS6075173A (en) | 1983-09-30 | 1983-09-30 | Deflection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18349883A JPS6075173A (en) | 1983-09-30 | 1983-09-30 | Deflection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6075173A true JPS6075173A (en) | 1985-04-27 |
| JPS6323711B2 JPS6323711B2 (en) | 1988-05-17 |
Family
ID=16136870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18349883A Granted JPS6075173A (en) | 1983-09-30 | 1983-09-30 | Deflection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075173A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008064131A (en) * | 2006-09-04 | 2008-03-21 | Daiwa Kasei Ind Co Ltd | Component coupling structure |
-
1983
- 1983-09-30 JP JP18349883A patent/JPS6075173A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008064131A (en) * | 2006-09-04 | 2008-03-21 | Daiwa Kasei Ind Co Ltd | Component coupling structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323711B2 (en) | 1988-05-17 |
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