JPS6072053A - Machine number setting system - Google Patents
Machine number setting systemInfo
- Publication number
- JPS6072053A JPS6072053A JP17971783A JP17971783A JPS6072053A JP S6072053 A JPS6072053 A JP S6072053A JP 17971783 A JP17971783 A JP 17971783A JP 17971783 A JP17971783 A JP 17971783A JP S6072053 A JPS6072053 A JP S6072053A
- Authority
- JP
- Japan
- Prior art keywords
- machine number
- ioc
- command
- input
- number setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、処理装置（ＣＰＵ）にいもづる接続される入
出力装置（ＩＯＣ）の機番を処理装置（Ｃ，ＰＵ）から
設定する方式に関する。Detailed Description of the Invention (a) Technical Field of the Invention The present invention relates to a method for setting the machine number of an input/output device (IOC) connected to a processing unit (CPU) from a processing unit (C, PU). .
（ロ）従来技術と問題点
従来、ＩＯＣの機番は、スイッチまたはストラツプ線等
によりハードウェア的に設定されるのが通例であり、こ
のハードウェア設定した機番と、ラフ１〜ウエアで認識
している機番の不一致による初歩的な障害が発生するこ
とが多々あった。また、システム運用開始時およびシス
テム構成変更時、ハードウェアとソフトウェアの両方に
ついて初期設定および変更が必要であった。(B) Conventional technology and problems Conventionally, the IOC machine number is usually set by hardware using a switch or strap line, etc., and is recognized by this hardware-set machine number and rough 1~ware. Rudimentary failures often occurred due to mismatches in the machine numbers being used. Furthermore, when starting system operation or changing the system configuration, initial settings and changes were required for both hardware and software.
（ハ）発明の目的
本発明の目的は、前記欠点を解消するために、ソフトウ
ェアによるＩ ＯＣｆＪＩ）、番の設定を可能にずるハ
ードウェア機構を提供することにある。(c) Object of the Invention An object of the present invention is to provide a hardware mechanism that allows the IOCfJI number to be set by software in order to eliminate the above-mentioned drawbacks.
（ニ）発明の構成
」二記目的を達成するために本発明は処理装置に複数の
入出力装置がいもづる接続され、前記装置間で情報の授
受を行なう処理方式において、前記入出力装置の機番を
設定する機番設定コマンドを設けるとともに、前記入出
力装置に、処理装置から前記コマンドを受領することに
よりセットされるフリップフロップと、前記フリップフ
ロップがリセット状態のとき前記１１Ｘ！番設定二１マ
ン１の直前に送られたア１°レスを自己の入出力装置機
番として記１ａする機番保持レジスタと、前記フリソプ
フｌ」ツブがセットされているときのめ前位装置からの
制御信号を後位装置に伝達する手段を設り、前記フリッ
プフロップかり七ソト状態で受領したアドレスを前記機
番保持レジスタに記憶し、その直後に転送される機番設
定コマンドを受領することにより前記フリノプフ１ニド
ノブをＵソトシ、１ｉｉｆ位装置からの制御信号を後位
装置に伝達さ−ｌることにより、処理装置から順次、入
出力装置に列し機番の設定を行なわせることを特徴とす
る。(d) Structure of the Invention In order to achieve the second object, the present invention provides a processing method in which a plurality of input/output devices are connected to a processing device and information is exchanged between the devices. In addition to providing a machine number setting command for setting the machine number, the input/output device includes a flip-flop that is set by receiving the command from the processing device, and when the flip-flop is in the reset state, the 11X! Number setting 21 A machine number holding register 1a that records the address sent just before man 1 as its own input/output device machine number, and a device at the front when the Frisopfu l' knob is set. means for transmitting a control signal from the flip-flop to a subsequent device, stores the address received in the flip-flop state in the machine number holding register, and receives a machine number setting command transferred immediately thereafter. By transmitting the control signal from the Flinopf 1st knob to the downstream device, the processing device can sequentially line up the input/output device and set the machine number. Features.
（ホ）発明の実施例 次に本発明について図面を参照して詳細に説明する。(e) Examples of the invention Next, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の実施例に於げるｃｐｕとＩＯＣの接続
図を示し、ＣＰＵば、プログラムからの指令を解読して
１、ＩＯＣの選択、コマンドの発行を行うチャンネルコ
ントローラ（ＣＨＣ）の機能を持っている。FIG. 1 shows a connection diagram between the CPU and IOC in an embodiment of the present invention. It has a function.
第２図は本発明の一実施例のＩＯＣのブロック図を、第
３図は一実施例における、機番設定のタイムチャートを
示す。第２図に於いてデータバス１にはＩＯＣを選択す
るアドレス、ＩＯＣの動作を指定するコマンド、授受デ
ータ、ステータスがのせられ、制御線２でデータバスの
内容の定義・動作を指示する。制御線２は第３図で示す
様な各種の信号線から構成されている。フリップフロッ
プ３は、セ、１〜状態で前位装置からの制御線をドライ
バ４を開けて後位に伝え、リセット状態で前記制御線を
抑止する。但しシステムリセット線（ＳＹＳＲ）９は抑
止しない。５は機番保持レジスタを示す。FIG. 2 shows a block diagram of an IOC according to an embodiment of the present invention, and FIG. 3 shows a time chart of machine number setting in an embodiment. In FIG. 2, a data bus 1 carries an address for selecting an IOC, a command for specifying an operation of the IOC, data to be sent/received, and a status, and a control line 2 instructs the definition and operation of the contents of the data bus. The control line 2 is composed of various signal lines as shown in FIG. The flip-flop 3 opens the driver 4 and transmits the control line from the front device to the rear device in the 1~ state, and suppresses the control line in the reset state. However, the system reset line (SYSR) 9 is not inhibited. 5 indicates a machine number holding register.
はりセット状態となっている。また、ＣＰＵでシステム
リセット後
となり、これをコントロール回路６で受けると、リセッ
ト信号７が発生し、フリソプフｌ：？ツブ３をリセット
する。本発明では、システムリセット後は、必ずＣＰＵ
に近い順に機番設定コマンドによりＩＯＣ機番を設定し
た後、ＩＯＣとの間で入出力動作を行うことを原則とじ
−ζいる。ＣＰＵプログラムは最初に、Ｉ ＯＣ＃ １
に機番設定を行う入出力命令をＣＩＩ Ｃに発行する。The beam is set. Also, after the system is reset by the CPU, when this is received by the control circuit 6, a reset signal 7 is generated, and Frisopf l:? Reset knob 3. In the present invention, after a system reset, the CPU
In principle, input/output operations are performed with the IOC after setting the IOC machine number using the machine number setting command in the order of closest to the machine number setting command. The CPU program first starts with IOC#1
Issue an input/output command to CII C to set the machine number.
ＣｌＩＣは本命令を受けると、データバスｌにＩＯＣ＃
１のアドレスをのせ、Ａ Ｉ） ＲＯ信号をオンにする
。ＩＯＣ＃１はへＤｌ’？信胃を受領すると、今、フリ
ップフロップ３がオフのため、データバス１のアドレス
を機？！￥保持レジスタ５に七ノ１−シ、ΔＤ ＲＯ信
号に応答してＳ ＲＶ ｌ信号をオンにする。ＣＨＣは
５ＲＶＩ信−号を受領すると、ＡＤＲ○信号をオフにす
る。ＡＤＲＯ信号オフでＩＯＣ＃１ば、ＳＲＶ １信号
をオフとする。ＣＨＣばＳＲＶ Ｉ信号がオフになった
ことを確認すると、次にデータバス１に機番設定コマン
ドを発せ、ＣＭＤＯ信何をオンとする。ＩＯＣ＃１のコ
ントロール回路６ば、へＤＲＯ信号に続きＣＭＤＯ信号
を受領すると、データバス１の内容を解読し、機番設定
コマンドであれば、ＳＲＶ ｌ信号をオンにして応答す
る。ＣＨＣは、ＳＲＶ ｌ信号のオンを検出すると、デ
ータバス１の機番設定コマンドをひき込め、ＣＭＤＯ信
号をオフにする。ｌ０ＤＣ＃１は、ＣＭＤＯ信何がオフ
となると、以前のコマン１−が機番設定コマンドであれ
ば、機番設定受領完をコントロールＣＩＩ Ｃは前記信
冒オンて５ＲＶＯをオンにして応答する。ＩＯＣ＃１は
５ＲＶＯのオンを検出すると、データバス１のステータ
スをひき込め、５ＴＡｌをオフにする。ＣＨＣはＳＴΔ
■のオフを検出するとＳ ＲＶ Ｏ信号をオフにし、Ｃ
ＰＵに■ＯＣ＃１に対する入出力命令完了を通知する。When ClIC receives this command, it sends IOC# to data bus l.
1 address and turn on the AI) RO signal. IOC#1 is he Dl'? When receiving the data, since flip-flop 3 is off, the address of data bus 1 is not used. ! The SRV l signal is turned on in response to the ΔD RO signal. When the CHC receives the 5RVI signal, it turns off the ADR○ signal. If the ADRO signal is off and IOC#1 is turned off, the SRV 1 signal is turned off. When the CHC confirms that the SRVI signal is off, it issues a machine number setting command to data bus 1 and turns on the CMDO signal. When the control circuit 6 of IOC #1 receives the CMDO signal following the DRO signal, it decodes the contents of the data bus 1, and if it is a machine number setting command, responds by turning on the SRV l signal. When the CHC detects that the SRV l signal is on, it pulls in the machine number setting command on data bus 1 and turns off the CMDO signal. 10DC#1 turns off the CMDO signal, and if the previous command 1- is a machine number setting command, the control CIIC responds by turning on the above communication and turning on 5RVO to indicate that the machine number setting has been received. When IOC#1 detects that 5RVO is on, it sets the status of data bus 1 and turns 5TAL off. CHC is STΔ
■When off is detected, the S RV O signal is turned off, and the C
■Notify the PU of the completion of the input/output command for OC#1.
１０Ｃば５ＲＶＯ信号がオフになると、コントロール回
路６の内部で、機番設定受領完を記憶しておれば、信号
８を発生し、フリップフロップ３をオンにする。フリッ
プフロップ３がオンになると以後オフになるまで、前位
装置からのｊｌｌｌ＋御信号は、ドライバ４を介して後
位に伝達されるため、次は■ＯＣ＃２が機番設定コマン
ｌ゛の受領が可能となる。When the 10C5RVO signal is turned off, the control circuit 6 generates a signal 8 and turns on the flip-flop 3, if the machine number setting reception completion is stored in the control circuit 6. Once the flip-flop 3 is turned on, the jllll+ control signal from the previous device is transmitted to the next device via the driver 4 until it is turned off. It is possible to receive it.
ＣＰＵプログラムは、ｊ ＯＣ＃ １に機番設定の入出
力命令をＣＩｆ Ｃに発行した時と同様に、順次ＩＯＣ
＃２．・・・、ＩＯＣ＃最終まで行・うごとにより、機
番設定を完了する。本機番設定完了後（Ｊ、公知で行な
われている手法により、ＣＰＩＪプログラムは、ＣｌＩ
Ｃ，に入出力命令を発行し、ＣＩＴ Ｃはこの入出力命
令を受レノで、各１０ＣにＩＯＣアドレス。The CPU program sequentially updates the IOCs in the same way as when it issued the input/output command to set the machine number to jOC#1 to CIfC.
#2. ..., complete the machine number setting by going to the final IOC#. After completing the machine number setting (J), the CPIJ program is
CIT issues an input/output command to C, and CIT C receives this input/output command and assigns an IOC address to each 10C.
コマンドの（１０に′：Ｊマントを発行する。各■ＯＣ
は、データバス１にアドレスが発・Ｕられ、Ａ Ｄ Ｒ
Ｏ信号−がオンのとき、機番保持レジスタ５に記憶して
いる自己機番と、データバス１のアドレスの比較を行い
、−Ｍしていれば、自己のＩＯＣが選択されたと認識し
、以後コマンドを受領してＣＨＣと１０Ｃ間で情報の授
受を行う。Command (10': Issue J cloak.Each ■OC
An address is issued to data bus 1, and ADR
When the O signal - is on, the own machine number stored in the machine number holding register 5 is compared with the address of the data bus 1, and if it is -M, it is recognized that the own IOC has been selected, Thereafter, commands are received and information is exchanged between the CHC and 10C.
以」二説明した如（、本発明は、ＩＯＣに対し既存のハ
ードウェアに少数のハードウェアを追加すると同時に機
番設定コマンドを定義し、システムリセット後、ＣＰＵ
プログラムは、入出力命令により、ＣＨＣに対し前期コ
マンドの発行を指示することにより、各ＩＯＣの機番設
定を行なわせる方式を提供するものである。As explained below, the present invention adds a small amount of hardware to the existing hardware for the IOC, defines a machine number setting command at the same time, and after a system reset, the CPU
The program provides a method for setting the machine number of each IOC by instructing the CHC to issue a previous command using an input/output command.
（へ）発明の効果
本発明によれば、ＩＯＣの機番設定をソフトウェアによ
り管理できるため、実際に設定されている１００機番と
、ソフトウェアで認識している１００機番の不一致を防
止することができる。(F) Effects of the Invention According to the present invention, since the IOC machine number setting can be managed by software, a mismatch between the actually set 100 machine number and the 100 machine number recognized by the software can be prevented. Can be done.
第１図は本発明の実施例におりるｃｐｕとＴＯＣの接続
図、第２図は実施例のｒｏｃのブロック図、第３図は実
施例におりる機番設定のタイムチャートを示す図である
。
第２図において、１はデータバス、２は制御線。
３はフリップフロップ、、［１ドライ゛）飄、５は機番
保持レジス先 ６はコント１．７一ル回路である。Fig. 1 is a connection diagram of the CPU and TOC in the embodiment of the present invention, Fig. 2 is a block diagram of the ROC in the embodiment, and Fig. 3 is a diagram showing a time chart for setting the machine number in the embodiment. be. In FIG. 2, 1 is a data bus and 2 is a control line. 3 is a flip-flop, 5 is a device number holding register, and 6 is a control circuit.
Claims (1)
装置間で情報の授受を行なう処理方式において、前記入
出力装置の機番を指定する機番設定コマンドを設りると
ともに、前記入出力装置に、処理装置から前記コマンド
を受領することによりセットされるフリップフロップと
、前記フリップフロップかりセット状態のとき前記機番
設定コマンドの直前に送られたアドレスを自己の入出力
装置機番として記１．へする機番保持レジスタと、前記
フリップフロップがセットされζいるときのみ前位装置
からの制御信号を後位装置に伝達する手段を設り、前記
フリ、プフロノプがリセット状態で受領した７１ルスを
前記機番保持レジスタに記憶し、その直後に転送される
機番設定コマンドを受領することにより前記フリップフ
ロップをセットし、前位装置斤からの制御信冒を後位装
置に伝達させることにより、処理装置から順次、入出力
装置に対し機番の設定を行なわせることを特徴とする機
番設定方式。In a processing method in which a plurality of input/output devices are connected to a processing device and information is exchanged between the devices, a device number setting command is provided to specify the device number of the input/output device, and a device number setting command is provided to specify the device number of the input/output device. 1, record the flip-flop that is set by receiving the command from the processing device and the address sent immediately before the device number setting command when the flip-flop is in the set state as its own input/output device device number. ．． A machine number holding register is provided to hold the machine number, and a means is provided for transmitting a control signal from the preceding device to the succeeding device only when the flip-flop is set. By setting the flip-flop by receiving a machine number setting command stored in the machine number holding register and transferred immediately thereafter, and transmitting the control information from the preceding device to the succeeding device, A device number setting method characterized by having a processing device sequentially set device numbers for input/output devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17971783A JPS6072053A (en) | 1983-09-28 | 1983-09-28 | Machine number setting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17971783A JPS6072053A (en) | 1983-09-28 | 1983-09-28 | Machine number setting system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6072053A true JPS6072053A (en) | 1985-04-24 |
Family
ID=16070636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17971783A Pending JPS6072053A (en) | 1983-09-28 | 1983-09-28 | Machine number setting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6072053A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288250A (en) * | 1985-06-17 | 1986-12-18 | Kokusai Electric Co Ltd | Device packaged with plural logic circuit boards |
| JPS63124644A (en) * | 1986-11-14 | 1988-05-28 | Fuji Electric Co Ltd | Data communication equipment having automatic station recognizing function |
| JPH04155561A (en) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | Control system for setting equipment number |
-
1983
- 1983-09-28 JP JP17971783A patent/JPS6072053A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61288250A (en) * | 1985-06-17 | 1986-12-18 | Kokusai Electric Co Ltd | Device packaged with plural logic circuit boards |
| JPS63124644A (en) * | 1986-11-14 | 1988-05-28 | Fuji Electric Co Ltd | Data communication equipment having automatic station recognizing function |
| JPH04155561A (en) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | Control system for setting equipment number |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1196090A (en) | I2c bus circuit and bus control method | |
| JPH07101410B2 (en) | Method for synchronizing instruction stream execution for testing serialization means in a data processing network | |
| JPH0670787B2 (en) | Command transfer control system between processors | |
| JPS6072053A (en) | Machine number setting system | |
| JPH069361B2 (en) | Message transmission method | |
| JPH08161254A (en) | Information processing system and bus arbitration system therefor | |
| CN112433968B (en) | Controller sharing synchronization method and device | |
| JP2767990B2 (en) | Microprocessor control method | |
| JP3401729B2 (en) | Split bus control circuit | |
| JPS5989056A (en) | Data transmission system | |
| JP2745617B2 (en) | Transmission order control method for remote monitoring control device | |
| JPH0318958A (en) | Multiprocessor system | |
| JPH06274436A (en) | Data transfer system | |
| JPH0623967B2 (en) | Device disconnection method | |
| JP2000222280A (en) | Post-write buffer for double clock system | |
| JP2001022719A (en) | Time synchronizing method for decentralization system | |
| JPH02110632A (en) | Interruption control device for microprocessor | |
| JPH0380343A (en) | Arithmetic processor | |
| JP2000047898A (en) | Maintaining method for group of general purpose computers | |
| JPH02130049A (en) | Address decision managing system for communication node | |
| JPH0831083B2 (en) | Bus control method | |
| JPH04348443A (en) | Down-load exclusive control system for communication processor | |
| JPH0528101A (en) | Bus communication system | |
| JPS6225209B2 (en) | ||
| JPH02272667A (en) | Input/output signal processing system |