JPS6065377A - 2次元相関係数の並列処理方法 - Google Patents

2次元相関係数の並列処理方法

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JPS6065377A
JPS6065377A JP58172439A JP17243983A JPS6065377A JP S6065377 A JPS6065377 A JP S6065377A JP 58172439 A JP58172439 A JP 58172439A JP 17243983 A JP17243983 A JP 17243983A JP S6065377 A JPS6065377 A JP S6065377A
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繁 佐々木
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10Complex mathematical operations
    • G06F17/15Correlation function computation including computation of convolution operations
    • G06F17/153Multidimensional correlation or convolution

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 <a>発明の技術分野 本発明は、アレイキャ・7シユメモリを有し、1つの命
令で複数台の演算器が同時に動作する並列iil算機に
関し、特に少ない演算回数で高速に相関係数をめる2次
元相関係数の並列処理方法に関する。
(L))技術の背景 地震、気象、原子物理学等の分野では大規模なシミュレ
ーションを実llh間より速り′4Jうため、数−t−
MIPS (1秒間に実行される命令の数を100万を
単位として1表した数1通′1〒;ミノプスと読む)以
上の高性能it°算槻が必要である。これらの計算は。
従来の1台の装置で複数の処理を順番に行うシーケンシ
ヤルな計算機では処理能力が不十う)であり。
並列処理によって速度を向上させる必要がある。
しかし、これらのものは特殊1」的のものが大部分であ
り、2次元相関係数を高速に並列演算処理するのに必ず
しも適したものではない。従って、上記のような並列処
理可能な高性能計算機の特徴を有効に組合セ活用した2
次元相関係数の高速演算処理方法の開発が要望される。
(C)従来技術と問題点 相関係数の計算は統計処理、音声信号処理2画像処理等
に主に利用される。しかしながら、これらの処理を行う
には膨大な情(・μ量を取り扱うことになるため情報処
理を高速に処理する必要がある。
従来の情報処理方式を用いて上記の各種処理を行う場合
、(1)現在一般的に利用されているシーケンノー1報
しなa l’ g?機を用いる方式、(2)並列処理u
J能な1i、1. XI、; 1Jljの1つであるベ
タ1−ルプロセノザを用いる方式、 (3+同しく並列
処理可能なa1算機の1つであるアレ・fブlコセノザ
を用いる方式等があるが、(1)の方式は本来の演算計
算以上にアドレス81算と情(弔転送が多くなり、高速
化が期j)出来ない。又。
(2)の方式は2次元状の情報を扱う場合に情報構造を
処理するのに困難な点があり、(3)の方式は2次元並
列演算をするのに各処理要素間で情報転送するのに時間
が掛かってしまう等の欠点がある。
(ct)発明の目的 本発明は、上記欠点を解消した新規な2次元相関係数の
並列処理力法を提供することを目的とし。
IIHにアレ・fキャッシュメモリを有するSIMII
型計算機(SIMIJ型d1算機は1つの命令で複数の
情報の演q−を実行する81算ta )を用いるごとに
より、2次元情報の相関を演算(基本演算ΣX、Σy、
Σx2゜Σy、Σxy)する際に、 fR報転送回数と
演算回数を減らし、高速it算が可能な2次元相関係数
の並列処理力法を実現することにある。
(e)発明の構成 本発明は、単一の命令で互いに同期して動作する複数の
ejg’f−器をもってなる並列δ1算機と、前記並列
針′a機に並列に1度に情報転送を可能とするアレイキ
ャッシュメモリとを(jifiえ、2次元相関係数演算
におりる複数の基本演算を、前記アレイキャッシュメモ
リにて演算結果を並列アレイシフトしながら1つの命令
で並列演算処理することにより、情報転送回数と演算回
数を減らし、高速δ1算が実現出来ることを特徴とする
2次元相関係数の並列処理方法により達成することが出
来る。
Cr)発明の実施例 以下本発明を図面を参照して説明する。
第1図は本発明に係るアレイキャッシュメモリを有する
SIDM型計算機の概要図、第2図は本発明に係るアレ
イキャッシュメモリの構成図で、(A)はメモリ要素間
の結合図、 (B)は1メモリ要素の回路図、第3図は
本発明に係るアレイキャッシュメモリのシフI・状況図
をそれぞれ示す。
し1に、i、いζ、1は制(f11装置22はSl旧」
型51算問。
3(、I了し・イキ中ツノJ−メモリ (以−ト痛C卜
1と略称ずろ)、4は)−タマルチプレクリ−15はレ
ジスタ1lIl fl’ll + 6は″ノ′ルスーフ
ルチプレク9゛をそれぞれ示す。
1N’l M Ii i j (M口1〜N n 84
等)は八CM 3のメモリコニレノン1−1円(i (
円ミ1〜Illミ16等)υコS4MD型アレイブ11
1!ノザの各処理要素(プ1コセソシングエレメン1−
)、■〜■はACM 3のシフ1一方向をそれぞれ示す
具体的な演算例を説明する前に、 SIMI]型計算問
2とACM 3について図面を参照して説明する。
第1図に示すSIMD型計算機2は4×4の処理要素P
Ei を持つ例を示している。尚SIMI]型計算機2
の各処理要素円ii は隣接処理要素間の接i’Thは
5■5 < 。
息下(点線で示す部分)のACM 3の1メモリルメン
I−Mliijと結合しているのめである。従って各処
理要素円ii間の情報転送は結合しζいるメモリニレメ
ン1−Mllijを介して行われる。
以上のようなS I M 11型計算機2 &Jこれら
を管理する制jall ’AAl1ら同一ノ1余貨を)
3 +(、gす、 llJ 11.5に同し演算を並列
実行することか出来る。
−力−へ〇ト13はメモリ1し7・′ン1〜Mhj力く
〆1×8の大きさで構成されており、ごの内4×4の部
分、’+<SIMD型a1算槻2の各処理要2’= P
 IE i (1’ li ] = I’ Ig ] 
G)と接続されている。メモリエし・シフトM Ii 
i jは第2図(A)に示すように隣接ニレメン1−間
の接続がなされている。即ぢ、メ′l二すJ−レシフト
tl E i j IJ隣接メモリニレメンI−肝(i
 −1,g −1,) 、Mli (i−1,j)、M
E(i−1,j→−1)、ME(i、j−1)、肝 (
i、j ) 、肝 (i、jll)、l什 (i−11
、jl)、ME(i →−1、j) 、t・1E(i 
+1 +j+1)とSIMD型泪算機2とで結合されて
いる。但し1−1〜4.j=1〜8゜ 又lメモリニレメン111ピijは第2図(13)に示
す通りで、10方向から送られてくる情(弔の内1つの
情報を選択するデータマルチブレクリ′4.データマル
チプレクーリ′4を−・時的に格納するレジスタ5.■
込みアドレスと読メ出し7アドレスを選挟1ずろアドレ
スマルチブレクザ6とメモリニLレメン1−11冒Jか
ら構成されろ。
’p 3図ζJへCM 3のシフ1の状況を示す。即し
■・1;1lii−1シフ1 (1メモリー11ルう′
J)、■)1面左シフ1−(lメモリセル分)、■甲面
Liシフ1 (1メモリセル舅)、■・12irii−
トシフ1−(1メ゛ロリー1.ル分)、■深さ方向平面
シフ1〜の平面的なシフトを同局に1回でfiう。又S
IMD型アレイブ1コセノザPEiに接続されてない4
×4の八CM 3部分は、全処理をパイプライン化する
時に上記L(q装置(図示してない)からのデータを一
時格納するハノソ1メ−5す部の没割りも果たす。
次に2次元相関係数の式は一ト記のように定着される。
定覆式において、相関係数はΣXi、ΣYi。
Σ(X i −Y i) 、Σx21. ΣY2iヲ剖
算’J’レバ良いことが分かる。又Xiを相関をめるた
めの対象データ、Yiを入力データとし、対象データ数
をNとするとΣXiとΣXiは本実施(タトζは。
全体の処理のうら最初の1度だ&J’81算ずれば良い
ことになる。
〔二11、匁−IIζ二 Σ (X 1−X) (Y i −Y)SXy+ −−
−−−−−−−−−−−−−−−−−−−−−−−−−
1 〔相関係数〕 xy Rxy−一−−−−−−−−−−−−−−% (Sxx−3yy) 次に−F記の足表式により占1zj□: ;i!i算(
ΣXi、ΣYi、Σ (Xi−Yi)、ΣXi、ΣYi
)の泪勢例を下記に説明する6゜ (ΣXi、ΣXiの訓算) (前提条件)N−16,i=I〜1Gとする。
(ステップ=I):制御装置1の指示により上記4(2
装置(+71示してない)から第1図に示すACM 3
の右の4×4部分(SIMI)型51算槻2に接続され
てない4×4の八CM 3部分)lヘデータX1へ□X
Ifiをll−1する。
(スう一ノブー2)・ACM3を甲面左シフト■を4回
行い八cr+ 3の左の4×4部分(SIMI)型81
算()312に接続さ7′1.ている4×4のACM 
3部分)へデータ×1へ・X1Gを移動する。
(ステップ−3) :SIMI]型計算1浅2の各処理
要素であるアレイブ1−1セソ月IEiに5i=X、5
2=Xを設定する。
(ステップ−4)二へcト13を平面−1−シフ1■を
1回行・)。
(ステップ−5) : 5na1)型n1算機2の各処
理要墨であるアレイブじ1七ソザPEi ’で自分の下
のACM’3のメモリニレメンl−MEijからデータ
をロードし7゜S I −31−’−X 、S 2 =
 82 + x2トt ル。
(ステップ−6): (ステップ−4)を行う。
(ステップ−7): (ステップ−5)を行う。
(ステップ−8): (ステップ−4)を行う。
(ステップ−9): (ステップ−5)を行う。
(ステップ−10):へcト13を平面左シフI−■を
1回行う。
(スう〜ノブー11):(スう−2・−5)をjJ′J
0(ステップ−川2): (スう−7・ブー10)をf
i)。
(ステップ−13): (ステパI’−5)をj+う。
(ステップ−14): (ステップ 10)を行)。
(ステップ−15):(ステップ 5)を11)。
以上でSIMD型計算機2の各処理要素であろアL・イ
ブl:J−14ノサIII已i上にはSl・ΣXi、S
2−ΣXiがめられている。
(ΣYi、ΣY i、L (X i ・Y i) ノi
f’!ニア)尚本例では八C++3のイ1の4×4部分
(SIMII型、il”5?機2の各処理要素であるア
レイブI1..j、:、、ザ円ミlに接続されてない4
×4のACM 3部分)をバイシライン的に利用する。
(前提条件)Y−(Yjl 、J−1〜IIIとする。
(ステップ−1):制御装置10)指示により主記憶装
置(図示してない)からAC+13の右の4×4部分(
SIMII型計算殿2の各処理要素であるアし・・イブ
ロセソザPEi に11:、続されてない4×11の八
CM 3部分)へデータX1〜×1〔jを++−1・す
る。
(ステップ−2):ACM3を平面左シフ1−■を4回
行いへ(汀1;3の左の4 x < rs1+分(SI
MI)型アレイブ1:I−1?79囚;Iに接続されて
いる4×40局Cト13部分)へう−夕Xl−X1(i
を移動する。
(ステップ−3) : SIMII型計算機2の各処理
要素であイ)アレイブ【″1セノ(J′P lミ1で5
3=Y、54=Y2= S ’ 5 ” X Yを設定
する。
(ステップ−41八〇M3をiF面一1−シフ1■を1
回行う。
(ステップ−5) :SIMLl型R1算機2の各処理
要素であるアレイブIコセソーリ叩Ei で自/)の下
の八CM 3のメモリエレメントM IE i jから
データを一コー1−シ。
53=S’3 →−33,54=S”4+34,55−
5’5+35とする。
(ステップ−6): (ステップ−4)を行う。
(ステップ−7): (ステップ−5)を行う。
(ステップ−8): (ステップ−4)を行°)。
(ステップ−9): (ステップ−5)を行う。
(ステップ−10):八CM 3 J二のS’ 3.S
’ 4゜s+5をSll型計算機2の各処理要素である
アレイブ11セノザ円ミ1内に17−ドする。
(ステップ−11):At;ン13(を−’l′Jii
右ノフ1−e)を4回行う。
(ソ、テップ−12>:八r、ri 3−.1にS’3
.S’4゜3’5をセーブする。
(ステップ−13) :ACM 3を・11面左二ノフ
ト■を1回行う。
(ステップ−14) : SIMI)型針ii:ll 
2 ノ各pJI[要素であるアレイブlコセノ”)円(
iて自分の下のACM3のメモリニレメン1−Mlii
jからデータを11−1・し1S3=S’ 3 +S3
. 54−5’ 4 +34.55=S’ 54−35
とする。
(ステップ−45):(ステップ−13)を行う。
(ステップ−16):(ステップ−14)を行う。
(ステップ−17):(ステップ−13)を行・う。
くステップ−18):(ステップ−14)をjjう。
以上で4×4のSIMD型計q型計の各処理要素である
アレイブl:+ (?ツリー1〕1ミI 1にし、1Σ
Y、ΣY、Σxyがめられている。
以」二の例のような2次元情報の相関は、特に画像処理
において列数デーク×と入力データYとの間てイ+’i
置合わ−Uを行うとか 3rI似度をδ1算するとかの
場合乙ご非常GこヂtシJであり、頻繁に利用されるN
 I’ 11である。
本発明力lJ:を用いてδI3’r”−た場合とにil
l Ll’:方法でR(’ g7シた場合くシーう一ン
シャルな旧算機を用いる場合)の各基ノ1″演邊、にお
りる演勢回数とデータ転送回数の比較を下記に示す。
2゜ (ΣX i 、ΣX + L))Ml”’r’?)Jf
i 本方法 従来方法 乗算回数 1回 16回 加q:回砂 12回 30回 八へM シフト 10同 − アトL・ス旧算 −α (ΣYi、ΣYl ;、Σ(Xi−Yi)の計算)項 
本方法 従来方法 乗算回数 2回 32回 加曽回数 181ij1 45回 へCM シフl−10同 − アドレス計算 −β 以」二のように乗算回数、加算回数においてiII算回
数を減らずことが出;1コる。
([)発明のりJ果 以」二の4゛光明にまれは1人’j’j ll’i (
・[)処理in’:’>がゼ・要な相関係数をめる旧算
力法−(、東j、’、’J、 11.t1敗、加算回数
等の計算回数を減らずこLか出来、史Cご一般のシーケ
ンシャルな旧名7機て4.1. jl!鋳・回数2加3
′1・回数以上に81算回数を4・要点するーj’ l
レフ、 +!l”r?を不要とすることにより1人幅に
1jl!、’j回数を減らシ、。
高速に計算処理が出来る2次元相関イh′、数の・1[
−列処理方法を1足供出来ると言うりJ果かあイ、。
【図面の簡単な説明】
第1図は本発明番、二係るアレイキャッジ1.)’1;
1を有するSll)M型旧算機の(l冴要図、第2図i
J不発明に係るアレイキャッジ、1.)]製lの構成図
、第:(I’:!1は本発明に係るアレイギャノシーI
、メモリのシフ1〜状況図をそれぞれ示す。 図において、ill、制御装置、2はsnu〕J(すl
jl)1ij2M 。 3は八CM、4はデータマル−f−ソ°L・り1ノ・、
5はレジスタ回1洛、6はアトレスマルナゾレクサをそ
れぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. f1χ−の命令で互いに同期して動作する複数の演3?
    −器をもっζなる並列計算機と、前記並列計算機に並列
    に1度に情報転送を可能とするアレイキャッシュメモリ
    とを備え、2次元相関係数演算にお4Jる複数の基本演
    算を、前記アレイキャッシュメモリにて並列アレイシフ
    1〜しながら、1つの命令で並列に演算処理することを
    特徴とする2次元相関係数の並列処理方法。
JP58172439A 1983-09-19 1983-09-19 2次元相関係数の並列処理方法 Granted JPS6065377A (ja)

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JPS6065377A true JPS6065377A (ja) 1985-04-15
JPH0236029B2 JPH0236029B2 (ja) 1990-08-15

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006163739A (ja) * 2004-12-06 2006-06-22 Casio Comput Co Ltd 最大相関位置検出装置、最大相関位置検出方法、および最大相関位置検出処理プログラム
JP2011065664A (ja) * 2010-10-29 2011-03-31 Casio Computer Co Ltd 最大相関位置検出装置、最大相関位置検出方法、および最大相関位置検出処理プログラム、並びに画像照合装置、画像照合方法、および画像照合プログラム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5015450A (ja) * 1973-06-08 1975-02-18
JPS50153840A (ja) * 1974-05-31 1975-12-11

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5015450A (ja) * 1973-06-08 1975-02-18
JPS50153840A (ja) * 1974-05-31 1975-12-11

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006163739A (ja) * 2004-12-06 2006-06-22 Casio Comput Co Ltd 最大相関位置検出装置、最大相関位置検出方法、および最大相関位置検出処理プログラム
JP2011065664A (ja) * 2010-10-29 2011-03-31 Casio Computer Co Ltd 最大相関位置検出装置、最大相関位置検出方法、および最大相関位置検出処理プログラム、並びに画像照合装置、画像照合方法、および画像照合プログラム

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