JPS6061846U - デイジタルカウンタの誤動作防止回路 - Google Patents

デイジタルカウンタの誤動作防止回路

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JPS6061846U
JPS6061846U JP15311883U JP15311883U JPS6061846U JP S6061846 U JPS6061846 U JP S6061846U JP 15311883 U JP15311883 U JP 15311883U JP 15311883 U JP15311883 U JP 15311883U JP S6061846 U JPS6061846 U JP S6061846U
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JP
Japan
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digital counter
output
malfunction prevention
prevention circuit
bits
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Pending
Application number
JP15311883U
Other languages
English (en)
Inventor
昌治 鈴木
Original Assignee
株式会社明電舎
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Publication date
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Publication of JPS6061846U publication Critical patent/JPS6061846U/ja
Pending legal-status Critical Current

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  • Communication Control (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Selective Calling Equipment (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は従来の問題点を説明するためのカウンタ応用回
路のブロック図、第2図は第1図の回路  −に本考案
を適用した一実施例のブロック図である。 CL・・・クロック入力、1・・・ディジタルカウンタ
、2・・・DA変換器、3・・・ゲート回路、OUT・
・・アナログ出力。

Claims (1)

    【実用新案登録請求の範囲】
  1. ディジタルカウンタの2進コード出力のうちの下位mビ
    ットを使用するものにおいて、上記カウンタの下位mビ
    ットの出力を他の回路に伝えるゲート回路を設け、上記
    カウンタの最上位ビットの出力を上記ゲート回路の制御
    信号とし、当該制御信号が“199のとき上記下位mビ
    ットの出力のいかんにかかわらずこれをすべて“0パに
    して出力するように構成したことを特徴とするディジタ
    ルカウンタの誤動作防止回路。
JP15311883U 1983-10-01 1983-10-01 デイジタルカウンタの誤動作防止回路 Pending JPS6061846U (ja)

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JPS6061846U true JPS6061846U (ja) 1985-04-30

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ID=30338852

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