JPS6051953A - Detecting device of signal generating sequence - Google Patents
Detecting device of signal generating sequenceInfo
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- JPS6051953A JPS6051953A JP58159566A JP15956683A JPS6051953A JP S6051953 A JPS6051953 A JP S6051953A JP 58159566 A JP58159566 A JP 58159566A JP 15956683 A JP15956683 A JP 15956683A JP S6051953 A JPS6051953 A JP S6051953A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数のデジタル信号の組合せが所定順序で発生
したことを検出する信号発生順序検出装置（二関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a signal generation order detection device (2) that detects that a combination of a plurality of digital signals is generated in a predetermined order.
コンピュータ本体及び端末装置間において、種々の情報
の授受を行なっている。その１つに図■情報の座標信号
の授受があるが、各座標軸信号のビット数が多いため、
Ｘ軸座標高位ビット、Ｙ軸座標低位ピント、Ｘ軸座標高
位ビット及びＸ軸座標低位ビットの順（二座標信号を転
送している。Various types of information are exchanged between the computer main body and the terminal device. One of these is the exchange of coordinate signals of figure ■ information, but since each coordinate axis signal has a large number of bits,
X-axis coordinate high-order bit, Y-axis coordinate low-order focus, X-axis coordinate high-order bit, and X-axis coordinate low-order bit (transferring two coordinate signals).
ところが、 ＡＳＣＩＩコード表（−おいては、転送し
ている座標信号がＸ軸又はＸ軸座標高位ビットであるこ
とを示すタグ・ビットが互いに等しいため。However, in the ASCII code table (-), the tag bits indicating that the coordinate signal being transferred is the X-axis or the high-order bit of the X-axis coordinate are equal.
このタグ・ビットのみからでは、転送している座標信号
の種類が判断できない。そこで、タグ・ビットの発生順
序に応じて、座標信号の種類を判断している。The type of coordinate signal being transferred cannot be determined from this tag bit alone. Therefore, the type of coordinate signal is determined according to the order in which the tag bits are generated.
また、ロジック・アナライザ（二おいては、コンピータ
等のデジタル機器の動作を解析するため、ロジック信号
が所定の順序で発生した時点を検出する必要がある。In addition, in order to analyze the operation of digital equipment such as a computer, a logic analyzer (2) needs to detect the points in time when logic signals are generated in a predetermined order.
デジタル信号が所定の順序で発生したことを検出する従
来装置は、本願特許出願人の出願による特願昭５６−２
０１７８４号（二開示されている。この従来装置は第１
図（＝示す如く、例えばランダム・アクセス・メモリ（
ＲＡＭ）である記憶回路明細書の浄書（内容に変更なし
）
１０のアドレス入力端子Ａ、４．に３及びＡ２に信号Ａ
、Ｂ及びＣを供給し、データ出力端子Ｄｏ及びＤｌをラ
ッチ機能付Ｎ進カウンタ（Ｎは正の整数）１２及び１４
に大々接続する。カウンタ１２及び１４の出力端−ｒは
記憶回路１０のアドレス入力端ｒＡＯ及びＡ１にノ３々
接続する。今、Ｎが１で。A conventional device for detecting that digital signals are generated in a predetermined order is disclosed in Japanese Patent Application No. 56-2 filed by the applicant of the present invention.
No. 01784 (2). This conventional device is disclosed in No. 1
For example, random access memory (= as shown in the figure)
10 address input terminals A, 4. 3 and A2 to signal A
, B and C, and the data output terminals Do and Dl are N-ary counters (N is a positive integer) 12 and 14 with a latch function.
to connect extensively. Output terminals -r of counters 12 and 14 are connected to address input terminals rAO and A1 of memory circuit 10, respectively. Now, N is 1.
記憶回路１０の記憶内容（人出力関係）が表１の様であ
ると仮定すると、この従来装置は信号Ａ。Assuming that the memory contents (human output relationship) of the memory circuit 10 are as shown in Table 1, this conventional device receives the signal A.
Ｂ及びＣがこの順序で発生（論理「１」が発生）したと
きのみ、端子１６（記憶回路１０のデータ出力端子Ｄ２
）に［１−１を発生する。即ち、アドレス入力端子ＡＯ
〜Ａ４がｌ−（１ｊの場合、データ（表１）
出力端子ｒ）０〜１）２もｌ’−（ｌ ｌである。しが
し、倍信号Ａが発生して、アドレス入力端子Ａ４のみが
「１」になると、データ出力端子ＤＯが１１」となり、
カウンタ１２がこの「１」をラッチする。Only when B and C occur in this order (logic "1" occurs), terminal 16 (data output terminal D2 of memory circuit 10
) generates [1-1. That is, address input terminal AO
~A4 is l-(1j, data (Table 1) Output terminal r) 0~1)2 is also l'-(l l.However, double signal A is generated and address input terminal A4 When only becomes "1", the data output terminal DO becomes "11",
Counter 12 latches this "1".
よって信号Ａが発生した後は、記憶回路１０のアドレス
入力端子ＡＯは常に「１」である。次に信号Ｂが発生す
ると、記憶回路１０のアドレス入力端子ＡＯ及びＡ３が
「１」となり、そのデータ出力端子ＤＩが１１」となる
。カウンタ１４はこのデータ出力端子ＤＩの１１」をラ
ッテし、記憶回路１０のアドレス入力端子ＡＩに「１」
を供給する。よって、信号Ａ及びＢがこの順序で発生し
たときは、記憶回路１０のアドレス入力端子ＡＯ及びＡ
Ｉが共に１１」となる。次に信号Ｃが発生すると、記憶
回路１０のアドレス入力端子Ａ、０．ＡＩ及びＡ２が１
１１となり、データ出力端子Ｄ２が端子１６に１−１」
を出力する。したがって、信号Ａ、Ｂ及びＣがこの順序
で発生したことが検出された。Therefore, after the signal A is generated, the address input terminal AO of the memory circuit 10 is always "1". Next, when the signal B is generated, the address input terminals AO and A3 of the memory circuit 10 become "1", and the data output terminal DI becomes "11". The counter 14 latches the data output terminal DI "11" and inputs "1" to the address input terminal AI of the memory circuit 10.
supply. Therefore, when the signals A and B are generated in this order, the address input terminals AO and A of the memory circuit 10
Both I's are 11. Next, when signal C is generated, address input terminals A, 0 . AI and A2 are 1
11, and data output terminal D2 becomes 1-1 to terminal 16.
Output. Therefore, it was detected that signals A, B and C occurred in this order.
しかし、この従来装置では、信号Ａ、１３及びＣの各信
号の発生順序を検出するものであり、信＠ Ａ 、Ｂ及
びＣの組合せが所定順序で発生したことを検出するため
には、ワード・リコグナイザ（複数ビットをワードとみ
なし、所定ワードを検出する回路）が別に必要であり、
このワード・リコグナイザの出力信号を記憶回路１０に
加わる信号Ａ、、Ｂ又はＣとしなければならなかった。However, this conventional device detects the order in which the signals A, 13, and C occur, and in order to detect that the combination of signals A, B, and C occurs in a predetermined order, the word・A separate recognizer (a circuit that recognizes multiple bits as a word and detects a predetermined word) is required,
The output signal of this word recognizer had to be the signal A, , B or C applied to the memory circuit 10.
よって、従来技術（二より複数のデジタル信号の所定の
組合せが所定順序で発生したことを検出するには、構成
が複雑となり高価であった。Therefore, in the prior art (detecting that a predetermined combination of two or more digital signals has occurred in a predetermined order), the configuration is complicated and expensive.
〔発明の［１的〕
したがって１本発明の目的の１つは、複数のデジタル信
号の所定組合せが所定順序で発生したことを検出する簡
１１ｉな構成の信号発生順序検出装置の提供にある。[Object 1 of the Invention] Accordingly, one object of the present invention is to provide a signal generation order detection device having a simple configuration that detects that a predetermined combination of a plurality of digital signals is generated in a predetermined order.
本発明の他の目的は同一回路が複数のデジタル借りの所
定糾合せを検出すると共に、これら所定組合せが所定順
序で発生したことを検出する信号発生順序検出装置の提
供にある。Another object of the present invention is to provide a signal generation order detection device in which the same circuit detects a predetermined combination of a plurality of digital borrows and detects that these predetermined combinations occur in a predetermined order.
本発明は、複数のデジタル信号の組合せ検出及びこれら
組合せの発生順序検出を考慮した所定パターンを記憶し
、複数のデジタル信号がアドレス入力端子に供給される
記憶回路と、この記憶回路のデータ出力信号をランチし
、出力端子を記憶回路のアドレス端子に接続した少なく
とも１個のラッチ回路とを具えている。記憶回路に記憶
されたパターンにより、複数のデジタル信号の所定組合
せが検出され、このパターン及びラッチ回路の作用（二
よりこれら所定組合せが所定順序で発生したことを検出
す。The present invention relates to a memory circuit that stores a predetermined pattern that takes into consideration detection of combinations of a plurality of digital signals and detection of the order in which these combinations occur, and in which a plurality of digital signals are supplied to an address input terminal, and a data output signal of the memory circuit. and at least one latch circuit having an output terminal connected to an address terminal of the memory circuit. A predetermined combination of a plurality of digital signals is detected by the pattern stored in the memory circuit, and based on this pattern and the action of the latch circuit, it is detected that these predetermined combinations have occurred in a predetermined order.
以下、添付図を参照して、本発明の好適な実施例を説明
する。第２図は本発明の好適な一実施例のブロック図で
ある。記憶回路１８はＲＡ Ｍ又はリード・オンリ・メ
モリ（ＲＯＭ）等のメモリであり、アドレス入力端子Ａ
３及びＡ２に信号Ａ及びＢを夫々受ける。記憶回路１８
のデータ出力端子Ｄｏ及びＤｌは夫々ラッチ回路２０及
び２２を介して記憶回路１８のアドレス入力端子ＡＯ及
びＡ１に接続する。ラッチ回路２０及び２２は例明細書
の浄書（内容に変更なし）
えばＩ）Ｑｌｌフリップ・フロップであり、クロック信
ぢ°Ｃの立上、り部分で、記憶回路１８からの出力漬け
をラッチする。記１・：１回路１８のデータ出力端子Ｄ
２は出）Ｊ端１′２ 、ｌ （二接続する。信号Ａ及び
Ｂは（表２）
２ピット並列データ１であり、クロック信号Ｃとは第：
３図（１示ず如く目明している。データ■が１０１１、
ｌ−＋ １−１及び［０１−１の１１「１序で発生した
ことを検出する場合、記（＊回路１８の記憶バタ・−ン
（人出力関係）は表２のよう（二なる。なお、信−シＡ
及び１３は太々データ■の最低位ビン） （ＬＳＲ）及
び最高位ビット（〜４ＳＢ）である。Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 2 is a block diagram of a preferred embodiment of the present invention. The memory circuit 18 is a memory such as RAM or read-only memory (ROM), and has an address input terminal A.
3 and A2 receive signals A and B, respectively. Memory circuit 18
Data output terminals Do and Dl are connected to address input terminals AO and A1 of the memory circuit 18 via latch circuits 20 and 22, respectively. The latch circuits 20 and 22 are Qll flip-flops, which latch the output from the memory circuit 18 at the rising edge of the clock signal. . Note 1: Data output terminal D of the 1 circuit 18
2 is output) J end 1'2, l (2 connected. Signals A and B are (Table 2) 2-pit parallel data 1, and clock signal C is the number:
Figure 3 (It is clear as shown in 1. Data ■ is 1011,
l-+ 1-1 and 11 of [01-1] When detecting an occurrence in the 1st order, the memory pattern (human output relationship) of the circuit 18 is as shown in Table 2 (2). In addition, Shin-shi A
and 13 are the lowest significant bin (LSR) and the highest significant bit (~4SB) of the fat data (2).
初期状態において、−’ｔｙチ回路２０及び２２はリセ
ットされており、その出力は「０」である。よってデー
タＩがｌ’−００ｊの場合、記憶回路１８のデータ出力
端子ＤＯ〜１）２はすべて１−０１テアル。データ１が
１０１−１（端１’−Ａ−２カ１１１でＡＯ，Ａ、１及
びＡ３はＩｎ−１）になると、データ出力端子Ｄｏｔ二
「１」が発生する。、Ｌつで、データ「０１」が検出さ
れたことになる。記憶回路１８のデータ出力端子１）０
の１１１はクロック信号Ｃの立−１−りによりラッチ回
路２０にラッテされ、アドレス入力端子ＡＯが「１」と
なる。なお、データＩの後半期間にクロック信号Ｃが立
−１−るのは。In the initial state, the -'ty circuits 20 and 22 are reset and their output is "0". Therefore, when the data I is l'-00j, the data output terminals DO to 1)2 of the memory circuit 18 are all 1-01 terminal. When data 1 becomes 101-1 (AO, A, 1 and A3 are In-1 at end 1'-A-2), data output terminal Dot2 "1" is generated. , L, data "01" is detected. Data output terminal 1) 0 of memory circuit 18
111 is latched into the latch circuit 20 by the rising edge of the clock signal C, and the address input terminal AO becomes "1". Note that the clock signal C rises to -1- during the second half period of data I.
記憶回路１８及びランチ回路２０．２２の伝搬遅延時間
を考慮したためである。データ■が［０１−１になるど
、記ｔＱ回路１８のアドレス入力端子ＡＯ。This is because the propagation delay time of the storage circuit 18 and launch circuits 20 and 22 is taken into consideration. When the data {circle around (2)} becomes [01-1, the address input terminal AO of the tQ circuit 18 is input.
Ａ２及びＡ３が「１−１となり、Ａ１が「０４を維持し
、データ出力端ｒ−ＤＩｆ：ｒｊｌを発生する。A2 and A3 become "1-1," A1 maintains "04," and generates a data output terminal r-DIf:rjl.
よって、記憶回路１８はデータ■が１０１」及び「１１
−ｌの１１［０序で発生したことを検出する。ラッチ回
路２２はクロック信号Ｃの立上りにより記憶回路１８の
データ出力端子Ｄ１の「１」をラッチする。一方、ラッ
チ回路２０は「１」をラッチしたままである。次（二、
データ■が再び「０１」になると、記憶回路１８のアド
レス入力端子ＡＩ及びＡ２は「１」となり、ＡＯ及びＡ
３は「０」となる。よって、記憶回路１８のデータ出力
端子Ｄ２．即ち出力端子２４に１１−１が発生する。し
たがって、本発明は記憶回路及びラッチ回路の組合せに
よって、複数のデジタル入力信号の所定組合せが発生し
たこと、及びこれら所定組合せが所定順序で発生したこ
とを検出できる。Therefore, the memory circuit 18 stores data ``101'' and ``11''.
It is detected that the occurrence occurs in the 11[0 order of -l. The latch circuit 22 latches "1" at the data output terminal D1 of the memory circuit 18 at the rising edge of the clock signal C. On the other hand, the latch circuit 20 continues to latch "1". Next (second,
When data ■ becomes "01" again, address input terminals AI and A2 of the memory circuit 18 become "1", and AO and A
3 becomes "0". Therefore, the data output terminal D2. of the memory circuit 18. That is, 11-1 is generated at the output terminal 24. Therefore, the present invention can detect that a predetermined combination of a plurality of digital input signals has occurred and that these predetermined combinations have occurred in a predetermined order by a combination of a storage circuit and a latch circuit.
第４図は本発明の他の好適な実施例のブロック図であり
、コンビーータ本体が端末装置から図形座標情報を受け
た際にタグ・ビットを判断する信号発生順序検出回路で
ある。例えば記憶回路２６はＡＭ２７８１．９型集積回
路（ＩＣ）であり、ラッチ回路２８は３個のＤ型フリッ
プ・フロップが集積化された７４ＬＳ１７５型ＩＣであ
る。記憶回路２６のアドレス入力端子ＡＯ及びＡＩは端
子３０及び３２からの図形座標情報のタグ・ビット■を
受け、他のアドレス入力端子Ａ２．Ａ３及びＡ４はラッ
チ回路２８の出力端子３Ｑ、２Ｑ及び１Ｑからの出力信
号を夫々受ける。記憶回路２６のデータ出力端子ＤＩな
いしＤ７をアンド・ゲート３４ないし４６（二夫々接続
する。これらアンド・ゲートは例えば７４ Ｌ Ｓ Ｏ
８型ＩＣであり、端子６２からのり「７７り信−Ｊ′Ｃ
も受け、それらの出力信号を夫々端子４８ないし６０（
二供給する。ラッチ回路２８の入力端子ＩＴ）、２Ｄ及
び３Ｄは夫々記憶回路２６のデータ出力端子１）ｉＤ５
及びＤ６に接続され、クロック端ｒはインバータ６４を
介して反転されたクロック信弓゛石を受け、その立−Ｌ
りにより人力信号をラッチする。ノア・ゲート６６は端
子４８からの信号及び端子６８からのリセット信号を受
け、その出力信号によりラッチ回路２８をクリアする。FIG. 4 is a block diagram of another preferred embodiment of the present invention, which is a signal generation order detection circuit that determines tag bits when the converter main body receives graphic coordinate information from a terminal device. For example, the memory circuit 26 is an AM2781.9 type integrated circuit (IC), and the latch circuit 28 is a 74LS175 type IC with three D-type flip-flops integrated therein. Address input terminals AO and AI of the memory circuit 26 receive tag bits ■ of graphic coordinate information from terminals 30 and 32, and other address input terminals A2 . A3 and A4 receive output signals from output terminals 3Q, 2Q, and 1Q of latch circuit 28, respectively. The data output terminals DI to D7 of the memory circuit 26 are connected to the AND gates 34 to 46 (respectively. These AND gates are, for example, 74 L SO
It is an 8 type IC, and the glue from terminal 62 is ``77 signal-J'C.
also receives their output signals from terminals 48 to 60 (
Two supplies. Input terminals IT), 2D and 3D of the latch circuit 28 are data output terminals 1) iD5 of the memory circuit 26, respectively.
and D6, and the clock terminal r receives an inverted clock signal through an inverter 64, and its rising -L
latches the human input signal. NOR gate 66 receives a signal from terminal 48 and a reset signal from terminal 68, and clears latch circuit 28 with its output signal.
この実施例では、ラッチ回路２８が記憶回路２６のデー
タ出力端子Ｄ４．Ｄ５及びＴ） ６からの信−シ゛のみ
をラッチしている点に留意されたい。また、タグ・【二
゛ット・データ■と、クロック信号Ｃ及びＣとの関係を
第５図（二示すが、これら信号の位相関係は記憶回路２
６及びラッチ回路２８の伝搬遅延時間を考慮しである。In this embodiment, latch circuit 28 connects data output terminals D4. Note that it only latches the signals from D5 and T)6. In addition, the relationship between the tag [two bit data] and the clock signals C and C is shown in FIG.
6 and the propagation delay time of the latch circuit 28 are considered.
記憶回路２６に記憶されたパターン（人出力関係）を表
３（二示す。まず、ラッチ回路２８は端子６８からのリ
セット信号によりクリアされ、記憶回路２６のアドレス
゛入力端子Ａ２．Ａ３及び明細書の浄書（内容に変更な
し）
１１−
（表３）
Ａ４に「０」を供給する。タグ・ビット・データ■は−
に連の如＜、Ｙ軸座標高位ピッ）ｒｏｌＪ。The patterns (human output relations) stored in the memory circuit 26 are shown in Table 3 (2). First, the latch circuit 28 is cleared by a reset signal from the terminal 68, and the address of the memory circuit 26 is input terminal A2, A3 and the specification. Engraving (no change in content) 11- (Table 3) Supply "0" to A4. Tag bit data ■ is -
niren no ni <, Y-axis coordinate high position pi) rolJ.
Ｙ軸座標低位ピッ） ［１１，Ｊ、Ｘ軸座標高位ビン）
ｒＯｌｊ及びＸ軸座標低位ピノ）ｌ”１０ｊをこの順序
に発生するが、表３（−従って、エクストラ・ビットも
発生する。また、この表３は座標の１部分のみを計重す
る際のタグ・ビットの組合せも考慮しである。よって、
端子６０にはＹ軸座標高位ビット、端子５８（二はＹ軸
座標低位ビット、端１’−５６にはエクストラ・ビット
１．端子５４にはエクストラ・ビット２．端子５２には
エクストラ、・ビット３．端子５０にはＸ軸座標高位ビ
ット。Y-axis coordinate low level pin) [11, J, X-axis coordinate high level bin)
rOlj and・The combination of bits is also taken into consideration.Therefore,
Terminal 60 has the high bit of the Y axis coordinate, terminal 58 (2 is the low bit of the Y axis coordinate, ends 1'-56 have the extra bit 1, terminal 54 has the extra bit 2, terminal 52 has the extra bit, 3. Terminal 50 has the high-order bit of the X-axis coordinate.
端子４８にはＸ軸座標低位ビットを表わす信号がクロッ
ク信号Ｃに同期して夫々発生する。なお、座標情報の最
後にはＸ軸座標低位ビットな必ず送１２−
ることになっているので、アンド・ゲート３４の出力信
号によりラッチ回路２８をクリアして、次の座標情報（
二備える。A signal representing the lower bit of the X-axis coordinate is generated at the terminal 48 in synchronization with the clock signal C. Note that at the end of the coordinate information, the low-order bit of the X-axis coordinate is always sent, so the latch circuit 28 is cleared by the output signal of the AND gate 34, and the next coordinate information (
Two prepare.
上述の如く、本発明によれば、記憶回路及びラッチ回路
の組合せにより、複数の入力デジタル信号の所定組合せ
、及びそれら組合せの所定順序による発生を１度（二検
出できるので、構成が簡単かつ安価になる。また記憶回
路に記憶するパターン及びラッチ回路の接続位置の少な
くとも一方を変更すること（二より、任意の組合せ及び
発生順序を検出できる。As described above, according to the present invention, the combination of the memory circuit and the latch circuit can detect a predetermined combination of a plurality of input digital signals and the occurrence of the combination in a predetermined order once (twice), so the configuration is simple and inexpensive. Furthermore, by changing at least one of the pattern stored in the memory circuit and the connection position of the latch circuit (2), any combination and occurrence order can be detected.
上述は本発明の好適な実施例（二ついてのみ説明したが
、当業者には本発明の要旨を逸脱することなく種々の変
更が可能なことが理解できよう。Although the foregoing describes only two preferred embodiments of the invention, those skilled in the art will appreciate that various modifications can be made without departing from the spirit of the invention.
例えば、ラッチ回路として、出力信号のラッチ機能を有
するＮ進カウンタを用いてもよい。For example, an N-ary counter having an output signal latch function may be used as the latch circuit.
第１図は従来例を示すブロック図、第２図は本発明の好
適ｔ（一実施例を示すブロック図、第３図は第２図で利
１１１する信号のタイミング図、第４図は本発明の好適
な他の実施例のブロック図。
第５図は第４図で利１１１する信号のタイミング図であ
る。
１８．２ｆｉ：記憶回路
２（１，２２，２８：ラノチ回路
特許用に１ｒ１人：ソニー・テクトロニクス株式会社１
５−
３０３−
手続補正書 （方式）
１４１工件の表示 昭和５８年特許願第１５９５ｆｉ６
吋住所 〒１４１
東京部品用区北品用５丁目９番３１号
電話０３−４４８−４６４７
５ 補正の対象 明細書の発明の詳細な説明の欄６、補
正の内容 明細書の３ページ、７ページ。
１２ページ及び１３ページを
別紙のとおり浄書する。
（内容≦二変更なし）
３０５−FIG. 1 is a block diagram showing a conventional example, FIG. 2 is a block diagram showing a preferred embodiment of the present invention, FIG. 3 is a timing diagram of signals used in FIG. A block diagram of another preferred embodiment of the invention. FIG. 5 is a timing diagram of the signals used in FIG. Person: Sony Tektronix Corporation 1
5-303- Procedural amendment (method) Indication of 141 works 1982 Patent Application No. 1595fi6
Address: 5-9-31, Kitashinyo, Tokyo Parts Store, 141 Phone number: 03-448-4647 5. Subject of amendment: Detailed explanation of the invention in the specification, column 6, Contents of amendment: Pages 3 and 7 of the specification. . Print pages 12 and 13 as shown in the attached sheet. (Contents≦2 No changes) 305-
Claims (1)
二供給される記憶回路と、該記憶回路のデータ出力信号
をラッテし出力端子を上記記憶回路のアドレス端子に接
続した少なくとも１個のラッチ回路とを具え、上記所定
パターンにより」−記複数の入力信号の組合せが所定順
序で発生したことを検出する信号発生順序検出装置。A predetermined pattern is memorized and multiple human input signals are sent to the address terminal (
and at least one latch circuit that latches a data output signal of the storage circuit and has an output terminal connected to an address terminal of the storage circuit, and according to the predetermined pattern, the plurality of inputs are A signal generation order detection device that detects that a combination of signals occurs in a predetermined order.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159566A JPS6051953A (en) | 1983-08-31 | 1983-08-31 | Detecting device of signal generating sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159566A JPS6051953A (en) | 1983-08-31 | 1983-08-31 | Detecting device of signal generating sequence |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6051953A true JPS6051953A (en) | 1985-03-23 |
Family
ID=15696524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159566A Pending JPS6051953A (en) | 1983-08-31 | 1983-08-31 | Detecting device of signal generating sequence |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051953A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161234A (en) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
| JPS5354937A (en) * | 1976-10-28 | 1978-05-18 | Nec Corp | Non-synchronous sequence circuit |
| JPS57123447A (en) * | 1980-12-05 | 1982-07-31 | Rca Corp | Detection method of digital sequence and apparatus for executing the same |
-
1983
- 1983-08-31 JP JP58159566A patent/JPS6051953A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5161234A (en) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
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