JPS6038858A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
- Publication number
- JPS6038858A JPS6038858A JP58146326A JP14632683A JPS6038858A JP S6038858 A JPS6038858 A JP S6038858A JP 58146326 A JP58146326 A JP 58146326A JP 14632683 A JP14632683 A JP 14632683A JP S6038858 A JPS6038858 A JP S6038858A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- input
- preventing
- high resistance
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 238000007667 floating Methods 0.000 abstract description 14
- 239000008188 pellet Substances 0.000 abstract description 6
- 230000015556 catabolic process Effects 0.000 abstract 2
- 230000001681 protective effect Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 26
- 239000010410 layer Substances 0.000 description 18
- 230000032683 aging Effects 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000006378 damage Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000002265 prevention Effects 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004880 explosion Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000002431 foraging effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005065 mining Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ＣＭＯ８半導体装置の保護に関し、特に、エ
ージング時における静電破壊及び、貫通電流による破壊
等の防止に適したＣＭＯ８半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to the protection of CMO8 semiconductor devices, and particularly to a CMO8 semiconductor device suitable for preventing electrostatic discharge damage during aging, destruction due to through current, and the like.
一般に、ＣＭ ＯＳ （Ｃｏｍｐ Ｉｅｍｅｎ ｔ ａ
ｒｙ ＭＱ Ｓ）論理ＶＬＳＩの信頼度試験においては
、所定の入力ピンに信号を印加した状態でエージングす
ることが望ましいと考えられる。この場合、入力信号と
してクロック・パルスを入力する以外のピンをフローテ
ィング状態とすれば、電位が不安定となる。このため、
ＶＬＳ Ｉ内部特に入カバッファ内部では貫通電流が流
れやすい状態になったり、また、それらのピンに接続さ
れるゲートは静電破壊されやすくなる。従って、このフ
ローティングの状態にあるピンにＶＬＳＩ外部のエージ
ング基板に設けた高抵抗を通して電源電圧、あるいは、
接地電位を接続することによりその電位をフラングし、
貫通電流や静電破壊を防止することが考えられる。In general, CM OS (Comp
ry MQ S) In reliability testing of logic VLSI, it is considered desirable to perform aging while applying a signal to a predetermined input pin. In this case, if the pins other than those for inputting clock pulses as input signals are left in a floating state, the potential becomes unstable. For this reason,
Inside the VLSI, especially inside the input buffer, a through current is likely to flow, and gates connected to these pins are likely to be damaged by electrostatic discharge. Therefore, the power supply voltage or
Flanging that potential by connecting it to ground potential,
It is possible to prevent through current and electrostatic damage.
しかしながら、近年、カスタム論理ＬＳＩにおいては、
少量多品種生産が主であるため、製品毎に上述のように
クロレフ・パルスを印加するピンや高抵抗を接続すべき
ピンの位置を考恵した特殊な基板を設計することは、コ
ストの面で問題が太きい。さらに又、ＬＳＩ自体のピン
数が多くなシ、素子破壊防止のエージング基板に抵抗を
挿入することは、基板のコストアンプに繋がる。このた
め、エージング方法をより容易に、よＨｉ’ｌｉ実にす
る技術が望まれてきた。However, in recent years, in custom logic LSIs,
Because the main focus is on low-volume, high-mix production, it is difficult to design a special board for each product, considering the locations of the pins that apply Krolev pulses and the pins that connect high resistance, as described above, in terms of cost. The problem is serious. Furthermore, since the LSI itself has a large number of pins, inserting a resistor into the aging board to prevent element damage increases the cost of the board. For this reason, there has been a desire for a technology that makes the aging method easier and more efficient.
本発明の目的は、ＣＭＯ８半導体装置の破壊を防止する
ことにある。An object of the present invention is to prevent destruction of CMO8 semiconductor devices.
本発明の他の目的は、半導体装置のエージングの際、貫
通電流、静電エネルギー等の異常エネルギによる破壊を
防止することが出来る半導体装置を提供するととにある
、。Another object of the present invention is to provide a semiconductor device that can prevent damage caused by abnormal energy such as through current and electrostatic energy during aging of the semiconductor device.
本発明の前記ならびにそのほかの目的と新規な性徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。The above and other objects and novel sexual characteristics of the present invention are:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
本発明によれば、フローティング防止用抵抗を半渚１体
装散のベレット内部、あるいは、パッケージ内に設け、
少量：多品種やビン数増加に伴って設定困難になるエー
ジング基板の製造を容易かつ単純にするものである。According to the present invention, a floating prevention resistor is provided inside the pellet of Hannagi single-body packaging or inside the package,
Small quantity: This makes it easy and simple to manufacture aging boards, which becomes difficult to set up as the number of products and bottles increases.
〔実施例１〕
第１図、および第２図は、本発明をＣＭＯ８半導体集積
回路装置に適用した場合を示す。各図はＩＣの１つのピ
ンについてのみを示す。[Embodiment 1] FIGS. 1 and 2 show a case where the present invention is applied to a CMO8 semiconductor integrated circuit device. Each figure shows only one pin of the IC.
第１図は、７０−ティング防止用抵抗を半導体チップの
内部に持つ場合の等価回路であり、第２図は、フローテ
ィング防止用抵抗をパッケージ内に持つ場合の簡略図で
ある。Ａは、入力端子たとえばり一部を意味し、Ａ以外
はすべて半導体チップＩｃ内に形成される。Ｂは内部端
子／ことえはボンディングバンドである。Ｒ７は素子保
護抵抗、几２は、本発明によるフローティング防止用抵
抗で、Ｔ、はＮチャンネルＭＯ８から成る素子保護ダイ
オードである。Ｂは、ＰチャンネルトランジスタＴ３と
ＮチャンネルトランジスタＴ、とを含む論理回路を４１
り成する内部回路である。クロック信号などの人力信号
は、Ｒ，を介して内部回路Ｂに伝達させる。外部端子Ａ
にもし信号が印加されない時には、フローティング防止
用抵抗Ｒ７がＭＯ８ＦＩ！１ＴＴ２のゲートを接地する
。これによってＴ２とｌ１ｌｓ との直列回路に流れる
負通電流を防止すると同時に、静電破壊を防止する。FIG. 1 is an equivalent circuit when a resistor for preventing floating is provided inside a semiconductor chip, and FIG. 2 is a simplified diagram when a resistor for preventing floating is provided within a package. A means a part of the input terminal, and all of the terminals other than A are formed within the semiconductor chip Ic. B is an internal terminal/the word is a bonding band. R7 is an element protection resistor, 几2 is a floating prevention resistor according to the present invention, and T is an element protection diode composed of an N-channel MO8. B includes a logic circuit 41 including a P-channel transistor T3 and an N-channel transistor T.
This is an internal circuit made up of A human input signal such as a clock signal is transmitted to the internal circuit B via R. External terminal A
If no signal is applied, the floating prevention resistor R7 is MO8FI! Ground the gate of 1TT2. This prevents negative current flowing through the series circuit of T2 and l1ls, and at the same time prevents electrostatic damage.
さらに、第２図のフローティング防止用抵抗Ｒ３をパッ
ケージＰＫＧ内にもうけた場合にも同様なことが言える
。第２図において、ＰＫＧは封止体、ＩＣは半導体チッ
プ（ペレッ））、Ｆはボンディングワイヤで、又、Ｇは
リードである。第１図で設けた本発明の貫通電流防止用
抵抗Ｒ、を、素子外部、つまり、パッケージＰＫＧ内に
抵抗Ｉ６として作り、その抵抗Ｒ３は接地しである。第
２図においては、第１図の抵抗■ｔ、、Ｔ、（素子保護
ダイオード）は、半導体チップＩＣ内部にあり、端子Ｃ
において加えられた電源電圧、接地電位は、入力端子の
場合には、そのまま、電源電圧、接地電位として加わり
、従って、素子内部には、貫通電流が流れない。又、端
子Ｃに正′帛な信号が加えられた場合には、抵抗Ｒ３は
高抵抗であるため、接地とのショートは生じない。以上
のような措造と、実際の半導体装置に応用した例を以下
に示す。Furthermore, the same thing can be said when the floating prevention resistor R3 shown in FIG. 2 is provided in the package PKG. In FIG. 2, PKG is a sealed body, IC is a semiconductor chip (pellet), F is a bonding wire, and G is a lead. The through-current prevention resistor R of the present invention shown in FIG. 1 is made as a resistor I6 outside the element, that is, inside the package PKG, and the resistor R3 is grounded. In FIG. 2, the resistors t, , T, (element protection diodes) in FIG. 1 are located inside the semiconductor chip IC, and the terminal C
In the case of the input terminal, the power supply voltage and ground potential applied at the input terminal are directly applied as the power supply voltage and ground potential, so that no through current flows inside the element. Further, when a positive signal is applied to the terminal C, since the resistor R3 has a high resistance, no short circuit with the ground occurs. An example of the above structure and its application to an actual semiconductor device will be shown below.
第３図は、上記第１図に示した第１１造をよシ具体的に
示すものである。７０−ティング防止用高抵抗を拡散層
内に設けた場合の平面図である１、第４図は第３図のＡ
、Ｂ線に沿う断面図である。FIG. 3 shows the eleventh structure shown in FIG. 1 in more detail. 1 and 4 are plan views when a high resistance for preventing 70-ting is provided in the diffusion layer, and A in FIG.
, is a sectional view taken along line B.
第３図、及び、第４図は、素子周辺に形成された本発明
による拡散層抵抗の周辺である。Ａ方向の延長上には素
子保護抵抗とポンディングパッドがあシ、Ｂ方向の延長
には素子が存在している。3 and 4 show the vicinity of the diffusion layer resistor according to the present invention formed around the element. An element protection resistor and a bonding pad exist on the extension in the A direction, and an element exists on the extension in the B direction.
１８は、ポリシリコンから成り、急峻な異状電圧に対す
る素子保護抵抗である。１８け、入力用のボンディング
バンドに繋がや、連続するアルミニウム配線１６は、本
発明の拡散層抵抗とコンタクト１２、及び、素子保護ダ
イオードとのコンタクト１５を得、素子領域に延びてい
る。又、一方のアルミニウム配線Ｊ７は、本発明の拡散
層抵抗と素子保護ダイオードのゲート９とコンタクトを
得、接地配線として延びている。18 is a resistor made of polysilicon that protects the element against sudden abnormal voltages. A continuous aluminum wiring 16 connected to the input bonding band provides a contact 12 with the diffusion layer resistor of the present invention and a contact 15 with the element protection diode, and extends to the element region. Further, one aluminum wiring J7 makes contact with the diffusion layer resistor of the present invention and the gate 9 of the element protection diode, and extends as a ground wiring.
本発明の貫通電流保は用の高抵抗は、人出カ用のアルミ
ニウム配線】６と接地用のアルミニウム配線エフの間に
Ｐ＋型拡散領域４．及び５を介してＰ−型拡散領域に出
来、入出力配置ｊ１６と接地用の配線１７は夫々のＰ−
型拡散領域４，５上でコンタクトホール１２，１３を形
成している。Ｐ−型拡散領域は、貝通電流保眼用の高抵
抗としても働くが、同時に素子保護ダイオードでおるＭ
Ｏ８素子のウェル層もかねている。Ｐ 型拡散領域５の
となりには、素子保護ダイオードのドレイン飴域６が存
在し、コンタクトホール６をｐ ｍ拡散領域５と共有し
ている。又、接地用のアルミニウム配線１７は、素子保
護ダイオードのケート９とコンタクトホール１４で繋が
っている。又、素子保護ダイオードのソース拡散領域７
は、入出力用の配線】６とコンタクトホール１５で接触
している。以下、構造の詳細について説明を行なえば以
下のとおりである。The high resistance for maintaining the through current of the present invention is the P+ type diffusion region 4. between the aluminum wiring 4. and 5 to form a P- type diffusion region, and the input/output arrangement j16 and the grounding wiring 17 are connected to each P-
Contact holes 12 and 13 are formed on the type diffusion regions 4 and 5. The P-type diffusion region also works as a high resistance for keeping current flowing through the shell, but at the same time it also acts as a protection diode for the M
It also serves as a well layer for the O8 element. Next to the P-type diffusion region 5, there is a drain region 6 of the device protection diode, which shares a contact hole 6 with the P-m diffusion region 5. Further, the aluminum wiring 17 for grounding is connected to the gate 9 of the element protection diode through the contact hole 14. In addition, the source diffusion region 7 of the element protection diode
is in contact with the input/output wiring [6] through a contact hole 15. The details of the structure will be explained below.
１は、Ｎ−型半導体基板、２は、不発ψ」の抵抗を得る
拡散領域であり、素子保護ダイオード形成領域でもおる
。３は酸化シリコン（Ｓ ｉ Ｏ，）から成るフィール
ド絶縁膜である。４、及び５は前述のように拡散層２か
ら高抵抗を得るためのＰ 型拡散領域であり、又、６，
７ＯＮ″−型拡散領域は、素子保護ダイオードのための
ソース・ドレインを形成している。本発明の貫通電流防
止のための高抵抗はＰ＋型拡散領域４，５の間のＰ−型
拡散領域内に形成さり、るが、この抵抗値は、約ＩＭΩ
程度に形成されであると良い。９は、素子保護ダイオー
ドのだめのゲート電極であり、Ｐ−型拡散領域２とゲー
ＨＲ極９の間には、酸化シリコン（Ｓ＋Ｏｔ）から成る
ゲート絶縁膜８が存在する。又、ゲート電極９０表面は
電界集中を防ぐために、薄いシリコン酸化膜ｌＯを形成
しである。１０はリンシリケートガラス（ＰＳＧ）から
成る層間絶縁膜であり、１２，１３．１４，１５．で夫
々コンタクトホールを形成している。この４つのコンタ
クトホールは前述の通り、１２．１３が高抵抗を得るた
めに、又、１３．１５は素子保護用ダイオードのソース
・ドレインコンタクト部であシ、さらに１４は接地を得
るために形成されている。１６．１７も、前述したよう
に入出力用、及び、接地に繋がるアルミニウム配線で、
１８は、異状電圧防止用の抵抗として働くポリシリコン
配線である。さらに１９は素子表面を保護するファイナ
ルパッシベーション膜でリンシリケートガラス（ＰＥＧ
）からなっている。Reference numeral 1 indicates an N-type semiconductor substrate, and reference numeral 2 indicates a diffusion region for obtaining a non-explosion resistance of ψ, which is also a region for forming an element protection diode. 3 is a field insulating film made of silicon oxide (S i O,). 4 and 5 are P-type diffusion regions for obtaining high resistance from the diffusion layer 2 as described above, and 6,
7ON''- type diffusion region forms the source/drain for the element protection diode.The high resistance for preventing through current of the present invention is the P- type diffusion region between the P+ type diffusion regions 4 and 5. This resistance value is approximately IMΩ
It is good if it is formed to a certain extent. Reference numeral 9 indicates a gate electrode of a device protection diode, and a gate insulating film 8 made of silicon oxide (S+Ot) is present between the P- type diffusion region 2 and the gate HR electrode 9. Further, a thin silicon oxide film lO is formed on the surface of the gate electrode 90 to prevent electric field concentration. 10 is an interlayer insulating film made of phosphosilicate glass (PSG); 12, 13, 14, 15. A contact hole is formed in each. As mentioned above, these four contact holes 12.13 are formed to obtain high resistance, 13.15 are the source/drain contacts of the element protection diode, and 14 is formed to obtain grounding. has been done. 16.17 is also aluminum wiring connected to input/output and grounding as mentioned above.
18 is a polysilicon wiring that serves as a resistor for preventing abnormal voltages. Furthermore, 19 is a final passivation film that protects the element surface and is made of phosphosilicate glass (PEG).
).
上に説明した本発明の構造においては、Ｐ−型拡散層が
高抵抗を得ているため、貫通電流、特に、エージング時
における貫通電流を防止することが出来る。In the structure of the present invention described above, since the P-type diffusion layer has a high resistance, it is possible to prevent a through current, particularly a through current during aging.
〔実施例２〕
次に、本発明の第２の実施例であるフローティング防止
用高抵抗をパッケージ内に設けた場合の半導体装置の構
造について、第５図及び第６図を参照にして詳細に説明
する。[Example 2] Next, the structure of a semiconductor device according to a second example of the present invention, in which a high resistance for preventing floating is provided in a package, will be explained in detail with reference to FIGS. 5 and 6. explain.
これは、前記素子内にもうけた貫通電流防止用の高抵抗
を半導体チップＩＣの外部、パッケージＰＫＧ内に設け
るものである。第５図、及び、第６図において、リード
２１は接地として用いるもので、このリード２１は、外
部ビン２５の途中で各リードの下を通るリング状の金属
層２２と導通している。リング状の金属層２２とリード
２１との間には、高抵抗物質２６が存在する。リード２
１０入出力ピン２５は、高抵抗物質２６を介して接地電
位を持つリング状の金属層２２と導通しているため、前
記素子内に設けた高抵抗と同じく、貫通電流を防ぐこと
ができる。エージング時に入力信号を印加しないビンは
、電源電圧、又は、接地電位が加わわるので、貫通電流
が防止される。筐た、入力信号が印加されるパッケージ
内の高抵抗により、その信号電圧がショートされること
がない。高抵抗物り↓としては、カーボン又は少おのり
に粉末を混入しＡ−ポリイミド系あるいはエポキシ系樹
脂等が用いらｉＬる。金Ｆｉ／Ｎ２２はセラミック基板
２０上に印刷等によって形成された高融点金旌（Ｍｏ、
Ｗ等）等からなる。＋） 、Ｚ−ド２１は樹脂層がその
下層く形成されているので、マスク蒸着法あるいは兵空
蒸妬後フォトリングラフィ技術を用いて微■に形成でき
る。その材料としでは銅おるいはアルミニウム・等がよ
い。In this case, a high resistance for preventing through current inside the element is provided outside the semiconductor chip IC and inside the package PKG. In FIGS. 5 and 6, a lead 21 is used for grounding, and is electrically connected to a ring-shaped metal layer 22 passing under each lead midway through the external bin 25. A high-resistance material 26 exists between the ring-shaped metal layer 22 and the lead 21 . lead 2
Since the No. 10 input/output pin 25 is electrically connected to the ring-shaped metal layer 22 having a ground potential via the high resistance material 26, it is possible to prevent a through current, similar to the high resistance provided in the element. Since the power supply voltage or ground potential is applied to the bins to which no input signal is applied during aging, through current is prevented. The signal voltage is not shorted due to high resistance within the package to which the input signal is applied. As the high resistance material ↓, carbon or a small amount of powder mixed with A-polyimide or epoxy resin is used. Gold Fi/N22 is a high melting point metal (Mo,
W, etc.). +) Since the Z-doped 21 has a resin layer formed thereunder, it can be formed finely using a mask vapor deposition method or a photolithography technique after air vaporization. Good materials include copper, aluminum, etc.
なお、第５図、及び、第６図において、セラミック２０
は、接着剤ガラス２７で素子を封止している。又、２４
はペレット、２３は金（Ａｕ）からなるボンディングワ
イヤである。なお、リード２１は、触手状に交互に延び
、数十本の外部リードビン２５を出している。In addition, in FIGS. 5 and 6, the ceramic 20
The device is sealed with adhesive glass 27. Also, 24
is a pellet, and 23 is a bonding wire made of gold (Au). Note that the leads 21 extend alternately in a tentacle shape, and several dozen external lead bins 25 are brought out.
（１）入出力部に接地レベルと繋がる高抵抗を有するこ
とによって、ＣＭＯ８ＶＬＳＩの入力バッファの貫通電
流保護が得られる。特に、エージング等の際、フローテ
ィングビンを接地、あるいは、電源電圧にクランプする
ことにより、フローティングピンに繋がる素子において
貫通電流とショートが防止出来る。(1) By having a high resistance connected to the ground level in the input/output section, through-current protection of the input buffer of the CMO8VLSI can be obtained. In particular, during aging, etc., by grounding the floating pin or clamping it to the power supply voltage, it is possible to prevent through current and short circuits in the elements connected to the floating pin.
（２１ＣＭ Ｏ８Ｖ Ｌ ８ Ｉ製品のエージングを製
品毎に特殊なボードを設計する必要がなく、安価なエー
ジング基板を得ることが出来、従って、製品コストを低
くおさえることが出来る。(21CM O8V L 8 I For aging of products, it is not necessary to design a special board for each product, it is possible to obtain an inexpensive aging board, and therefore, the product cost can be kept low.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で腫々変更可能で
あることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above Examples, and it is possible to make various changes without departing from the gist thereof. Not even.
たとえば、ゲート電極９を形成するポリシリコンは、シ
リサイドでも良く、又、層間絶縁膜１１は酸化シリコン
で形成しても、本発明の効果を失なうものではない。又
、１のＮ−型半導体基板をＰ−型半導体とし、Ｉ゛−拡
散層２をＮ−拡散層、Ｐ＋型拡散層４，５をＮ＋型型数
散層Ｎ＋型型数散層６７をＰ 型拡散庖として形成して
も良い。For example, the polysilicon forming the gate electrode 9 may be silicide, and the interlayer insulating film 11 may be formed of silicon oxide without losing the effects of the present invention. Further, the N- type semiconductor substrate 1 is a P- type semiconductor, the I'- diffusion layer 2 is an N- diffusion layer, the P+ type diffusion layers 4 and 5 are N+ type scattered layers, and the N+ type scattered layer 67 is used. It may also be formed as a P-type diffusion chamber.
さらに、接地用金属２１は、釦１以外に導電性の金属で
あればよい０、高抵抗物質も同様に高抵抗なその特徴と
する物質であればよい。Furthermore, the grounding metal 21 may be any conductive metal other than the button 1, and the high-resistance material may similarly be any material that is characterized by high resistance.
第１図は、フローティング防止用抵抗−ｉ Ｔ Ｃ内部
にもつ場合の、本発明による半うｎ体栽ｔ′ｉ′のζＴ
価回路図、
第２図は、ノロ−ティング防止用抵抗全パッケージ内に
もつ場合の、不発ψｊによる半導体装Ｕ′Ｌの概略図、
第３図は、高抵抗を拡散層内に設けた場イ］の、本発明
の半導体装置の平面図、
第４図は、第３図のＡＢに沿う断面図、第５図は、高抵
抗をパッケージ内に設けた場合の、本発明の半導体装置
の平面図、
第６図は、第５図のＡＢに沿う断面図。
Ａ・・・外部端子、Ｂ・・・内部素子、Ｃ・・・外部端
子、ＩＣ−１，ペレット（チップ）、ＰＫＧ・・・封止
体、Ｆ・・・ボンディングワイヤ、Ｇ・・リード、Ｒ＋
・・・素子採掘抵抗、几７．Ｒ３・・・本発明の貫通
電流防止のための抵抗、Ｔ、・・・素子保護ダイオード
、１・・・Ｎ−型半導体基板、２・・・Ｐ−型ウェル層
、３・・・フィールド絶縁膜（ｓｉＯ７）、４，５・・
Ｐ 型拡散領域、６．７・・・Ｎ＋＋拡散領域、８・・
・ゲート絶縁膜、９・・・ゲート（ポリシリコン）、１
０・・・ゲート保護膜（Ｓｉｎ２） 、 １１・・・層
間絶縁膜（ＰＳＧ）、１２・・・高抵抗のためのコンタ
クトホール、１３・・・接地配線のだめのコンタクトホ
ール、１４・・・ゲートコンタクトホール、１５・・・
８．Ｄコンタクトホール、１６・・・入出力に係わるア
ルミニウム（ＡＡ）配線、１７・・接地に係わるアルミ
ニウム（Ａｔ）配線、１８・・・素子保獲抵抗であるポ
リシリコン、１９・・・ファイナルパッシベーションｆ
ｆｊ （Ｐ Ｓ ＧＬ’０−２０・・セラミック封正体
、２１・・・リード（銅）、２１・・・入出力リード（
銅線）、２２・・・接地用金屑、２３・・・ボンディン
グワイヤー（金）、２４・・・ペレット、２５・・・外
部接続ビン、２５′・・・外部接続ビン、２６・・・高
抵抗物質、２７・・ガラス。
第 ３ 図
第 ４ 図
第 ５ 図
第６図FIG. 1 shows the ζT of the semi-inverted plant t'i' according to the present invention when the floating prevention resistor -i T C is provided inside.
Figure 2 is a schematic diagram of a semiconductor device U'L due to non-explosion ψj when a norotting prevention resistor is provided in the entire package, and Figure 3 is a schematic diagram of a semiconductor device U'L when a high resistance is provided in a diffusion layer. FIG. 4 is a cross-sectional view taken along line AB in FIG. 3, and FIG. A plan view, and FIG. 6 is a sectional view taken along line AB in FIG. 5. A...External terminal, B...Internal element, C...External terminal, IC-1, pellet (chip), PKG...Sealing body, F...Bonding wire, G...Lead, R+
...Element mining resistance, 7. R3...Resistor for preventing through current of the present invention, T...Element protection diode, 1...N-type semiconductor substrate, 2...P-type well layer, 3...Field insulation Membrane (siO7), 4,5...
P-type diffusion region, 6.7...N++ diffusion region, 8...
・Gate insulating film, 9... Gate (polysilicon), 1
0...Gate protection film (Sin2), 11...Interlayer insulating film (PSG), 12...Contact hole for high resistance, 13...Contact hole for ground wiring, 14...Gate Contact hole, 15...
8. D contact hole, 16...Aluminum (AA) wiring related to input/output, 17...Aluminum (At) wiring related to grounding, 18...Polysilicon serving as element retention resistance, 19...Final passivation f
fj (P S GL'0-20... Ceramic enclosure, 21... Lead (copper), 21... Input/output lead (
copper wire), 22...Grounding metal scrap, 23...Bonding wire (gold), 24...Pellet, 25...External connection bin, 25'...External connection bin, 26... High resistance material, 27...Glass. Figure 3 Figure 4 Figure 5 Figure 6
Claims (1)
いて、入力信号を受信する配線が、入力部において高抵
抗を介して接地と導通していることを特徴とする半導体
集積回路装置。 ２、ＣＭＯＳデバイスによ多構成された半導体装置にお
いて、入力信号を受信する配線が、封止体中で、高抵抗
層を介して、接地に接続するための金属層に接続されて
いることを特徴とする半導体集積回路装置。[Claims] 1. A semiconductor integrated circuit comprising multiple CMOS devices, characterized in that a wiring for receiving an input signal is electrically connected to ground through a high resistance at the input section. Device. 2. In a semiconductor device configured as a CMOS device, it is important to note that wiring for receiving input signals is connected to a metal layer for connection to ground through a high-resistance layer in a sealed body. Features of semiconductor integrated circuit devices.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146326A JPS6038858A (en) | 1983-08-12 | 1983-08-12 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146326A JPS6038858A (en) | 1983-08-12 | 1983-08-12 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038858A true JPS6038858A (en) | 1985-02-28 |
Family
ID=15405140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146326A Pending JPS6038858A (en) | 1983-08-12 | 1983-08-12 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038858A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803536A (en) * | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| FR2627028A1 (en) * | 1988-02-04 | 1989-08-11 | Sgs Thomson Microelectronics | PROTECTION STRUCTURE OF THE OUTPUTS OF AN INTEGRATED MOS CIRCUIT |
| JPH01217649A (en) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | Microcomputer |
| JPH04208562A (en) * | 1990-08-22 | 1992-07-30 | Mitsubishi Electric Corp | Semiconductor device |
| GB2234503B (en) * | 1989-04-19 | 1992-11-18 | Nippon Sheet Glass Co Ltd | Method of preparing an alkali metal diffusion-prevention layer |
-
1983
- 1983-08-12 JP JP58146326A patent/JPS6038858A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4803536A (en) * | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| FR2627028A1 (en) * | 1988-02-04 | 1989-08-11 | Sgs Thomson Microelectronics | PROTECTION STRUCTURE OF THE OUTPUTS OF AN INTEGRATED MOS CIRCUIT |
| JPH01217649A (en) * | 1988-02-26 | 1989-08-31 | Hitachi Ltd | Microcomputer |
| GB2234503B (en) * | 1989-04-19 | 1992-11-18 | Nippon Sheet Glass Co Ltd | Method of preparing an alkali metal diffusion-prevention layer |
| JPH04208562A (en) * | 1990-08-22 | 1992-07-30 | Mitsubishi Electric Corp | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4213323B2 (en) | Electrostatic discharge protection circuit | |
| CA1242532A (en) | Input protection arrangement for vlsi intergrated circuit devices | |
| US20080197491A1 (en) | Semiconductor device and method for producing the same | |
| US4924339A (en) | Input protecting circuit in use with a MOS semiconductor device | |
| JPH1079468A (en) | Lead frame and semiconductor device using non-ohmic material | |
| US20110089561A1 (en) | Semiconductor package and method of manufacturing the same | |
| KR950007080A (en) | Peripheral Circuit (ESD) Protection Circuit Manufacturing Method | |
| JP4776861B2 (en) | Semiconductor device | |
| US4714876A (en) | Circuit for initiating test modes | |
| KR20020018614A (en) | An integrated circuit including ESD circuits for a multi-chip module and a method therefor | |
| EP0188378A2 (en) | Semiconductor circuit device | |
| JPS6038858A (en) | Semiconductor integrated circuit device | |
| JPH02158166A (en) | Integrated circuit | |
| JPH11261010A (en) | Semiconductor device and its manufacturing method | |
| US6376920B1 (en) | Semiconductor chip having a low-noise ground line | |
| JPH05218289A (en) | Method for protection of semiconductor power die and protective circuit mounted on lead part of power device | |
| US6583476B1 (en) | Electrostatic discharge protection for integrated semiconductor devices using channel stop field plates | |
| JP3692186B2 (en) | Semiconductor device | |
| EP0198468A2 (en) | Protective device for integrated circuit | |
| US6787432B2 (en) | Semiconductor device | |
| JP3030951B2 (en) | Semiconductor integrated device | |
| CN112420675B (en) | Semiconductor device with a semiconductor layer having a plurality of semiconductor layers | |
| JP3271435B2 (en) | Semiconductor integrated circuit device | |
| JP3800501B2 (en) | Semiconductor device | |
| JPH02183558A (en) | Semiconductor device |