JPS6035815A - 周波数自動早送り回路 - Google Patents
周波数自動早送り回路Info
- Publication number
- JPS6035815A JPS6035815A JP14352483A JP14352483A JPS6035815A JP S6035815 A JPS6035815 A JP S6035815A JP 14352483 A JP14352483 A JP 14352483A JP 14352483 A JP14352483 A JP 14352483A JP S6035815 A JPS6035815 A JP S6035815A
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- JP
- Japan
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- output
- dial
- input
- frequency
- counter
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
- H03J1/0008—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor
- H03J1/0041—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers
- H03J1/005—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general using a central processing unit, e.g. a microprocessor for frequency synthesis with counters or frequency dividers in a loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＣＰＵとハード・カウンタを組合わせて、ダ
イアル・エンコーダよシのクロック・ノ９ルスにより送
、受信周波数を変化させる方式の無線通信機における周
波数自動早送り回路に関するものでおる。
イアル・エンコーダよシのクロック・ノ９ルスにより送
、受信周波数を変化させる方式の無線通信機における周
波数自動早送り回路に関するものでおる。
ダイアル・エンコー／（塘たはシャフト・エンコーダ）
は、ダイアルまたはこれと連結するシャフトに設置し、
ダイアルまたはシャフトの回転含炭に比例してクロック
・パルスを発生するノ４ルス発生器であって、デジタル
同調方式の通信機ではダイアル・エンコーダの発生する
クロック・ノ（ルスをアップ・ダウン・カウンタのごと
きハード・カウンタにて積算して得たデジタル・データ
をＰＬＬ制御発振器の周波数制御入力として発振周波数
を設定することにより、アナログ同調方式と全く同様の
フィーリングで、アナログ方式よシもはるかに精密かつ
安定な同調操作が行える特徴がある。
は、ダイアルまたはこれと連結するシャフトに設置し、
ダイアルまたはシャフトの回転含炭に比例してクロック
・パルスを発生するノ４ルス発生器であって、デジタル
同調方式の通信機ではダイアル・エンコーダの発生する
クロック・ノ（ルスをアップ・ダウン・カウンタのごと
きハード・カウンタにて積算して得たデジタル・データ
をＰＬＬ制御発振器の周波数制御入力として発振周波数
を設定することにより、アナログ同調方式と全く同様の
フィーリングで、アナログ方式よシもはるかに精密かつ
安定な同調操作が行える特徴がある。
また近頃の通信機ではＣＰＵ （Ｃｅｎｔｒａｌ Ｐｒ
ｏｃｅｓｓｏｒＵｎｉｔ）を使用するものが多く、それ
等の機器では、／Ｑ’１ ＣＰＵ機能の余裕を利用して割込動作で周波数設定や周
波数表示データの処理を行わせている。
ｏｃｅｓｓｏｒＵｎｉｔ）を使用するものが多く、それ
等の機器では、／Ｑ’１ ＣＰＵ機能の余裕を利用して割込動作で周波数設定や周
波数表示データの処理を行わせている。
ダイアル・エンコーダの操作はアナログ同調と同様にダ
イアルを早く回わせば周波数が早く変化し、ダイアルを
遅く回わせば周波数も遅く変化するのが特長である。し
かしながら、ＳＳＢ受信用等の周波数微細調整の要求さ
れる機器ではダイアル１回転尚りの周波数変化量は１０
ｋＨｚあるいは１ｋＨｚ程度としているので、バンド
幅をＩ ＭＨｚ 、！ｌ： スると、バンドの端から端
まで移動するためには１０ ｋＨｚ／回で１００回転、
１ｋＨｚ／回では１０００回転もしなければならない。
イアルを早く回わせば周波数が早く変化し、ダイアルを
遅く回わせば周波数も遅く変化するのが特長である。し
かしながら、ＳＳＢ受信用等の周波数微細調整の要求さ
れる機器ではダイアル１回転尚りの周波数変化量は１０
ｋＨｚあるいは１ｋＨｚ程度としているので、バンド
幅をＩ ＭＨｚ 、！ｌ： スると、バンドの端から端
まで移動するためには１０ ｋＨｚ／回で１００回転、
１ｋＨｚ／回では１０００回転もしなければならない。
これに対応するためにダイアルの周波数変化率を大小に
切換えるスイッチを付加した機器があるが、周波数変化
量に応じてスイッチを切換える煩わしさを免れない。そ
こで、ダイアルをゆっくり回わしている時は細かい周波
数変化率で調整でき、回転速度が成る程度以上となると
自動的に大きい周波数変化率で周波数の早送りが出来、
目的周波数付近でダイアル回転を遅くすると元の細かい
周波数変化となって楽に同調ができる方式も既に実用さ
れている。その方法としてはエンコーダのクロック・パ
ルスの単位時間当りのサイクル数が所定値以上となると
、ノ臂ルス増大回路あるいは・ぐルス逓倍回路が働いて
、カウンタの積算するパルス数を増大し周波数変化率を
増大するものであるが、そのための回路構成の複雑化の
みならず、クロック・ａＪ？ルス周波数の増大がハード
カウンタやＣＰＵの処理周波数を越えたり、ハードカウ
ンタやＣＰＵの品種選択上に制約を受けるという生産上
の問題点も無視できないものである。
切換えるスイッチを付加した機器があるが、周波数変化
量に応じてスイッチを切換える煩わしさを免れない。そ
こで、ダイアルをゆっくり回わしている時は細かい周波
数変化率で調整でき、回転速度が成る程度以上となると
自動的に大きい周波数変化率で周波数の早送りが出来、
目的周波数付近でダイアル回転を遅くすると元の細かい
周波数変化となって楽に同調ができる方式も既に実用さ
れている。その方法としてはエンコーダのクロック・パ
ルスの単位時間当りのサイクル数が所定値以上となると
、ノ臂ルス増大回路あるいは・ぐルス逓倍回路が働いて
、カウンタの積算するパルス数を増大し周波数変化率を
増大するものであるが、そのための回路構成の複雑化の
みならず、クロック・ａＪ？ルス周波数の増大がハード
カウンタやＣＰＵの処理周波数を越えたり、ハードカウ
ンタやＣＰＵの品種選択上に制約を受けるという生産上
の問題点も無視できないものである。
本発明は前述のような従来方式の問題を改善し、ハード
・カウンタとＣＰＵの機能を２個のデジタル・ｆ−）と
組合わせることにより、極めてわずかの使用部品の追加
によって従来方式と同等の自動早送り動作をなし得るの
みならず、ハード・カウンタやＣＰＵの動作周波数限界
を考慮する必要が無く、さらに早送シの周波数変化率を
相当広範囲に切換えることが容易に実施できる利点も併
せ有しているものである。
・カウンタとＣＰＵの機能を２個のデジタル・ｆ−）と
組合わせることにより、極めてわずかの使用部品の追加
によって従来方式と同等の自動早送り動作をなし得るの
みならず、ハード・カウンタやＣＰＵの動作周波数限界
を考慮する必要が無く、さらに早送シの周波数変化率を
相当広範囲に切換えることが容易に実施できる利点も併
せ有しているものである。
以下第１図の本発明の実施回路例につき本発明の詳細な
説明する。ダイアル・エンコーダ１よシのクロック・パ
ルスをハード・カウンタ２のクロック人力ＣＫに供給す
ると共に、時定数回路３を通して、かつ必要ならばイン
バータ４を通して、ＮＡＮＤゲート５のＡ入力に加え、
同ＮＡＮＤ）Ｉ′に−）のＢ入力はハード・カウンタ２
のデータ出力Ｑｌ−Ｑ４のうち適当な桁を選んで接続し
、ＮＡＮＤダート５の出力とハード・カウンタ２のキャ
リ出力ＣＡとをＡＮＤダート６のＡ入力とＢ入力にそれ
ぞれ接続し、同ＡＮＤダート６の出力によりＣＰＵ ７
の周波数データの中位桁または上位桁に加算または減算
する回り 路構成とすることによシ、ダイアル回転士度の上昇に伴
いダイアル回転角度に対する周波数変化の割合を増大さ
せるべくした周波数自動早送り回路である。
説明する。ダイアル・エンコーダ１よシのクロック・パ
ルスをハード・カウンタ２のクロック人力ＣＫに供給す
ると共に、時定数回路３を通して、かつ必要ならばイン
バータ４を通して、ＮＡＮＤゲート５のＡ入力に加え、
同ＮＡＮＤ）Ｉ′に−）のＢ入力はハード・カウンタ２
のデータ出力Ｑｌ−Ｑ４のうち適当な桁を選んで接続し
、ＮＡＮＤダート５の出力とハード・カウンタ２のキャ
リ出力ＣＡとをＡＮＤダート６のＡ入力とＢ入力にそれ
ぞれ接続し、同ＡＮＤダート６の出力によりＣＰＵ ７
の周波数データの中位桁または上位桁に加算または減算
する回り 路構成とすることによシ、ダイアル回転士度の上昇に伴
いダイアル回転角度に対する周波数変化の割合を増大さ
せるべくした周波数自動早送り回路である。
次に第１図の各部の動作波形を示す第２図と対照しなが
ら、本発明による第１図の動作を説明する。ダイアル・
エンコーダ１の出力するクロック・パルス０）は便宜上
負性ノ４ルスとしであるが、正極（５） 性、−ｅルスが必要ならばインバータを通せばよい。
ら、本発明による第１図の動作を説明する。ダイアル・
エンコーダ１の出力するクロック・パルス０）は便宜上
負性ノ４ルスとしであるが、正極（５） 性、−ｅルスが必要ならばインバータを通せばよい。
ダイアル・エンコーダとインバータ４との中間の時定数
回路３は一種の積分回路であって、抵抗Ｒ１とコンデン
サＣによる時定数のほかに、ダイオードＤと抵抗Ｒ１の
直列回路を抵抗Ｒ１に並列として充電時定数を小さく、
放電時定数は小さく取っである。従ってこの回路に負極
性のパルスが入力すると、コンデンサＣには負の電荷が
蓄積され負電位を示す。ダイアル・エン；−ダ１の回転
を早くすると、パルス■の発生数が増加するので負電荷
の蓄積も増加し出力電位は一層負となる。第２図におい
て■の区間はダイアルの回転が遅くてエンコーダの発生
するｔ９ルス数は少なく、■の区間はそれよυもダイア
ルの回転が早くなってパルス数も増加した状態を示し、
それに対応して時定数回路３の出力は■のようにさらに
負電位に変化する。さらにダイアルの回転が増して◎区
間のように）４ルス数が増すと■の電位はインバータ４
の入カスレショールドレベルを起工、インバータ４の出
力■はＬからＨに反転する。ただし第２図では（６） 説明の都合上でパルス数の変化を■■◎の３段階に分け
たが、実際は回転数は徐々に増減するのが普通であるが
、インバータ４０入カスレシヨールド電圧を越える状態
が得られればさしつがえない。
回路３は一種の積分回路であって、抵抗Ｒ１とコンデン
サＣによる時定数のほかに、ダイオードＤと抵抗Ｒ１の
直列回路を抵抗Ｒ１に並列として充電時定数を小さく、
放電時定数は小さく取っである。従ってこの回路に負極
性のパルスが入力すると、コンデンサＣには負の電荷が
蓄積され負電位を示す。ダイアル・エン；−ダ１の回転
を早くすると、パルス■の発生数が増加するので負電荷
の蓄積も増加し出力電位は一層負となる。第２図におい
て■の区間はダイアルの回転が遅くてエンコーダの発生
するｔ９ルス数は少なく、■の区間はそれよυもダイア
ルの回転が早くなってパルス数も増加した状態を示し、
それに対応して時定数回路３の出力は■のようにさらに
負電位に変化する。さらにダイアルの回転が増して◎区
間のように）４ルス数が増すと■の電位はインバータ４
の入カスレショールドレベルを起工、インバータ４の出
力■はＬからＨに反転する。ただし第２図では（６） 説明の都合上でパルス数の変化を■■◎の３段階に分け
たが、実際は回転数は徐々に増減するのが普通であるが
、インバータ４０入カスレシヨールド電圧を越える状態
が得られればさしつがえない。
他方で・ｆルス■はハード・カウンタ２のＣＫ大入力も
加えられ、周波数データ出力Ｑ！〜Ｑ４をＣＰＵに入力
するが、Ｑ出力はカウンタにょシ分周され、Ｑｌには入
力クロックの１／２、Ｑｍには１／４、Ｑｍ Ｋハ１／
８ ＸＱ４ Ｋハ１／１０ （Ｄハルスカ出力する。従
ってＣＰＵの動作周波数はカウンタよシ小さくて済む利
点がある。
加えられ、周波数データ出力Ｑ！〜Ｑ４をＣＰＵに入力
するが、Ｑ出力はカウンタにょシ分周され、Ｑｌには入
力クロックの１／２、Ｑｍには１／４、Ｑｍ Ｋハ１／
８ ＸＱ４ Ｋハ１／１０ （Ｄハルスカ出力する。従
ってＣＰＵの動作周波数はカウンタよシ小さくて済む利
点がある。
インバータ４の出力■とカウンタ２のＱ出力■とをＮＡ
ＮＤ ｒ −） ５のＡ−Ｂ入力に加えると、出力Ｘけ
第１表の真理値表に従い内入力がＨの第１表 第２表 ときのみ出力はＬとなシ、その他の条件ではすべてＨと
なるから第２図■のようになる。次にこのＮＡＮＩＩ”
−トの出力■とカウンタ２のキャリ出力Ｑ）とをＡＮＤ
）Ｉｈ−）６のＡ−Ｂ入力に加えると、出力Ｘは第２表
の真理値表に従い内入力がＨのときのみ出力はＨとなり
、その他の条件ではすべてＬとなるから第２図■のよう
になり、■■の区間ではキャリ出力■に相当するパルス
のみがＣＰＵのＩＮＴに加わり、ＣＰＵからＰＬＬ回路
に出力する周波数データの中位又は上位の桁のコードに
割込んで周波数の早送りをする。ただし、カウンタのキ
ャリ出力はＢＣＤコードの場合には出力が９から１０に
変化する場合にのみ出力するので、入力クロックに比し
て発生数が少なく、早送りの程度はあまり大きくない。
ＮＤ ｒ −） ５のＡ−Ｂ入力に加えると、出力Ｘけ
第１表の真理値表に従い内入力がＨの第１表 第２表 ときのみ出力はＬとなシ、その他の条件ではすべてＨと
なるから第２図■のようになる。次にこのＮＡＮＩＩ”
−トの出力■とカウンタ２のキャリ出力Ｑ）とをＡＮＤ
）Ｉｈ−）６のＡ−Ｂ入力に加えると、出力Ｘは第２表
の真理値表に従い内入力がＨのときのみ出力はＨとなり
、その他の条件ではすべてＬとなるから第２図■のよう
になり、■■の区間ではキャリ出力■に相当するパルス
のみがＣＰＵのＩＮＴに加わり、ＣＰＵからＰＬＬ回路
に出力する周波数データの中位又は上位の桁のコードに
割込んで周波数の早送りをする。ただし、カウンタのキ
ャリ出力はＢＣＤコードの場合には出力が９から１０に
変化する場合にのみ出力するので、入力クロックに比し
て発生数が少なく、早送りの程度はあまり大きくない。
ところが、ダイアルの回転が増して■の区間になるとキ
ャリ出力■にＱ出力■が加わるので、極めて大幅な早送
シ動作が可能となる。さらにＱ１〜Ｑ４出力は前記のよ
うに分周比が異るので、■をＱ４から取れば早送υ比は
比較的小さく、Ｑｌから取れば早送シ速度は最高となる
のでＱｌ−Ｑ４の希望する早送り速度となる個所に接続
するのがよい。また切換スイッチＳによシ早送り比を４
段に切換えるようにできる便宜もある。
ャリ出力■にＱ出力■が加わるので、極めて大幅な早送
シ動作が可能となる。さらにＱ１〜Ｑ４出力は前記のよ
うに分周比が異るので、■をＱ４から取れば早送υ比は
比較的小さく、Ｑｌから取れば早送シ速度は最高となる
のでＱｌ−Ｑ４の希望する早送り速度となる個所に接続
するのがよい。また切換スイッチＳによシ早送り比を４
段に切換えるようにできる便宜もある。
第１図の回路例ではＰＬＬ発振回路に加える周波数デー
タの下位桁はハード・カウンタ２のＱ出力をそのまま用
い、中位・上位桁はＣＰＵを通して与えている。このよ
うな構成は回路を簡略化する目的でしばしば実用されて
いるので例月したが、この場合には早送りは下位桁とは
無関係に中位・上位桁のみで行われる。しかしながら、
早送シ動作中は実際問題として電波の存在をやつと確認
できる程度であυ、周波数表示も読み得ない状態である
から、下位桁除外の動作は全く支障とならないものであ
る。
タの下位桁はハード・カウンタ２のＱ出力をそのまま用
い、中位・上位桁はＣＰＵを通して与えている。このよ
うな構成は回路を簡略化する目的でしばしば実用されて
いるので例月したが、この場合には早送りは下位桁とは
無関係に中位・上位桁のみで行われる。しかしながら、
早送シ動作中は実際問題として電波の存在をやつと確認
できる程度であυ、周波数表示も読み得ない状態である
から、下位桁除外の動作は全く支障とならないものであ
る。
以上に詳述したように、本発明は早送シ動作時にＮＡＮ
Ｄ ｒ−トおよびＡＮＤダートを通してＣＰＵに与える
割込パルスにより、ハード・カウンタからＣＰＵを通し
てＰＬＬ回路に加える周波数データを増減することによ
り行っているのであって、従来方式のように入力クロッ
ク・パルス数を増加する早（９） 送シ方式に比らべてハード・カウンタは全く負担増加が
無く、ＣＰＵにおいても動作パルス数の少ない中・上位
桁のパルスのみを増加する形式であるので動作上限周波
数の制約はへ９１゜
Ｄ ｒ−トおよびＡＮＤダートを通してＣＰＵに与える
割込パルスにより、ハード・カウンタからＣＰＵを通し
てＰＬＬ回路に加える周波数データを増減することによ
り行っているのであって、従来方式のように入力クロッ
ク・パルス数を増加する早（９） 送シ方式に比らべてハード・カウンタは全く負担増加が
無く、ＣＰＵにおいても動作パルス数の少ない中・上位
桁のパルスのみを増加する形式であるので動作上限周波
数の制約はへ９１゜
図である。
１・・・ダイアル・エンコーダ、２・・・ハード・カウ
ンタ、３・・・時定数回路、４・・・インバータ、５・
・・ＮＡＮＤ ｆ−ト、６−ＡＮＤ ｒ−）特許出願人
八重洲無線株式会社 ／１ｎ１ 第１図 第 ２ 図
ンタ、３・・・時定数回路、４・・・インバータ、５・
・・ＮＡＮＤ ｆ−ト、６−ＡＮＤ ｒ−）特許出願人
八重洲無線株式会社 ／１ｎ１ 第１図 第 ２ 図
Claims (1)
- ＣＰＵとハード・カウンタを組合わせて送、受信周波数
を変化させる方式の無線通信機において、ダイアル・エ
ンコーダよりのクロック・ノ臂ルスをハード・カウンタ
に供給すると共に、時定数回路を通して、かつ必要なら
ばインバータを通して、ＮＡＮＤ ｅ −） （７）
Ａ入力に加え、同ＮＡＮＤ ｆ−） （７） Ｂ入力は
前記ハード・カウンタのデータ出力の適当な桁を選んで
接続し、同ＮＡＮＤ ｒ −）出力と前記ハード・カウ
ンタのキャリ出力とをＡＮＤダートのＡ入力とＢ入力に
それぞれ接続し、同ＡＮＤ ｅ−）の出力によｊ５ Ｃ
ＰＵの周波数データの中位桁または上位桁に加算または
減算する回路構成とすることによシ、ダイアル回転速度
の上昇に伴いダイアル回（１）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14352483A JPS6035815A (ja) | 1983-08-05 | 1983-08-05 | 周波数自動早送り回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14352483A JPS6035815A (ja) | 1983-08-05 | 1983-08-05 | 周波数自動早送り回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035815A true JPS6035815A (ja) | 1985-02-23 |
| JPH0216617B2 JPH0216617B2 (ja) | 1990-04-17 |
Family
ID=15340738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14352483A Granted JPS6035815A (ja) | 1983-08-05 | 1983-08-05 | 周波数自動早送り回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035815A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258925U (ja) * | 1985-09-30 | 1987-04-11 |
-
1983
- 1983-08-05 JP JP14352483A patent/JPS6035815A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258925U (ja) * | 1985-09-30 | 1987-04-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0216617B2 (ja) | 1990-04-17 |
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