JPS6029226Y2 - amplifier circuit - Google Patents

amplifier circuit

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Publication number
JPS6029226Y2
JPS6029226Y2 JP9629177U JP9629177U JPS6029226Y2 JP S6029226 Y2 JPS6029226 Y2 JP S6029226Y2 JP 9629177 U JP9629177 U JP 9629177U JP 9629177 U JP9629177 U JP 9629177U JP S6029226 Y2 JPS6029226 Y2 JP S6029226Y2
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JP
Japan
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transistor
mos
amplifier circuit
circuit
npn
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Application number
JP9629177U
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Japanese (ja)
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JPS5423552U (en
Inventor
勝幸 池田
秀敏 小松
隆広 中
Original Assignee
セイコーエプソン株式会社
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Publication date
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Description

【考案の詳細な説明】 本考案は集積回路と外部トランジスタにより構成される
増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an amplifier circuit composed of an integrated circuit and external transistors.

本考案の目的は、低電圧、低消費電力で動作する増幅回
路を提供することにある。
An object of the present invention is to provide an amplifier circuit that operates with low voltage and low power consumption.

本考案の他の目的は、電力増幅段を外部に設けることに
より過電圧、過電流から集積回路を保護することにある
Another object of the present invention is to protect the integrated circuit from overvoltage and overcurrent by providing an external power amplification stage.

従来用いられていた低電圧増幅回路は第1図に示す如く
、個別部品、トランス等を使用したものであるため、比
較的効率力がよいにもかかわらずトランス等のために小
型化を実現することが困難であった。
As shown in Figure 1, conventional low-voltage amplification circuits use individual components, transformers, etc., so although they are relatively efficient, they can be miniaturized due to the transformers, etc. It was difficult.

また従来多く用いられていた回路方式には、第2図に示
す回路があるがこの方式は、トランジスタが、A級動作
を行なっているため、その効率は理論的には50%、実
際には20〜30%程度の効率しか望めず、低消費電力
化を実現することが非常に困難であり、他に放熱等の問
題が生ずるためその対策に費やす時間が多く不経済かつ
不合理であった。
In addition, a circuit system that has been widely used in the past includes the circuit shown in Figure 2, but in this system, the transistor performs class A operation, so the efficiency is theoretically 50%, but in reality. Efficiency of only about 20 to 30% could be expected, making it extremely difficult to achieve low power consumption, and since other problems such as heat dissipation occurred, a lot of time was wasted on countermeasures, making it uneconomical and unreasonable. .

本考案はかかる欠点を除去したものであり、集積回路化
した電圧増幅段と外部に設けたコンプリメンタリ−トラ
ンジスタによるB級電力増幅段とに共通の帰還をかける
ことにより回路的に一体回路とし、負荷を直接駆動する
ため、トランス等が不用となり、小型化を実現できる。
The present invention eliminates such drawbacks, and by applying common feedback to the voltage amplification stage integrated into an integrated circuit and the class B power amplification stage using complementary transistors provided externally, the circuit is integrated into a single circuit, and the load is reduced. Because it drives directly, there is no need for a transformer, etc., making it possible to downsize.

以下に図を用いて本考案の説明を行なう。The present invention will be explained below using figures.

第3図は本考案の一実施例を示す図であり、55PNP
トランジスタ、55NPN)ランジスタにより構成され
るインバーテツドコンプリメンタリ−B組型力増幅回路
を使用したことに特徴があり、第2図に示す電力増幅回
路に比べ電力増幅効果が大きいため、回路のオープンル
ープゲインを大きくすることができ、このため多量のN
FBをかけることが可能となり、増幅回路の特性を向上
させることができる。
FIG. 3 is a diagram showing an embodiment of the present invention, in which 55PNP
It is characterized by the use of an inverted complementary B-type power amplification circuit composed of transistors (55NPN) transistors, and has a greater power amplification effect than the power amplification circuit shown in Figure 2, so the open loop of the circuit The gain can be increased, and therefore a large amount of N
It becomes possible to apply FB, and the characteristics of the amplifier circuit can be improved.

入力された信号は、インバータ52.56NPNトラン
ジスタを駆動する53PチャンネルMOSトランジスタ
、55PNP)ランジスタを駆動する54Nチャンネル
MO3)ランジスタにより構成される集積化電圧増幅段
により増幅され、55PNP)ランジスタ及び56NP
N )ランジスタのベースには入力と同相の信号を得ら
れる。
The input signal is amplified by an integrated voltage amplification stage composed of an inverter 52, a 53P channel MOS transistor that drives a 56NPN transistor, a 54N channel MOS transistor that drives a 55PNP) transistor, and a 55PNP) transistor and a 56NP transistor.
N) A signal in phase with the input can be obtained at the base of the transistor.

この信号は55PNPトランジスタ、56NPNトラン
ジスタによ戊るインバーテツドコンプリメンタリ−B級
増幅段により電力増幅され、増幅された信号は58負荷
に印加される。
This signal is power amplified by an inverted complementary class B amplifier stage consisting of 55 PNP transistors and 56 NPN transistors, and the amplified signal is applied to a 58 load.

さらに51,52はMOSトランジスタのチャンネル抵
抗を利用した帰還回路であり、それぞれを抵抗で置き換
えても良い。
Furthermore, 51 and 52 are feedback circuits using channel resistances of MOS transistors, and each of them may be replaced with a resistor.

C−MO3構造の集積回路においては、スピーカ等の誘
電性負荷を駆動したときに生ずるスパイク電圧により素
子のラッチアップ等の像状が発生し、回路の誤動作、破
壊などの問題となることがあるが、これを防ぐには本考
案の如く外部に駆動用トランジスタを付加することによ
り、防止することができ、保護回路の役割も有している
In integrated circuits with a C-MO3 structure, spike voltages that occur when driving a dielectric load such as a speaker can cause problems such as element latch-up, which can lead to problems such as circuit malfunction and destruction. However, this can be prevented by adding an external driving transistor as in the present invention, which also serves as a protection circuit.

更に、上記に示す如く、PNP、 NPN)ランジスタ
をソースを電源に直接接続したMOSトランジスタで駆
動するために低電圧での動作が可能となった。
Furthermore, as shown above, since the PNP, NPN) transistor is driven by a MOS transistor whose source is directly connected to the power supply, operation at a low voltage is possible.

その為低電圧で動作させる増幅回路に応用した場合、非
常に有効であり、特に時計用アラーム回路、補聴器等、
低電圧、低消費電力、小型化が要求される装置へ応用し
た場合有用である。
Therefore, it is very effective when applied to amplifier circuits that operate at low voltage, especially alarm circuits for watches, hearing aids, etc.
It is useful when applied to devices that require low voltage, low power consumption, and miniaturization.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来用いられていた増幅回路例を示す図。 11・・・・・・トランジスタ、12・・・・・・入カ
ドランス、13・・・・・・出カドランス。 第2図は従来用いられていた増幅回路の他の例を示す図
。 21・・・・・・トランジスタ、22・・・・・・出カ
ドランス、23・・・・・・負荷。 第3図は本考案になる増幅回路の実施例を示す図。 51・・・・・・入力抵抗、52・・・・・・C−MO
Sインバータ、53・・・・・・PチャンネルMOSト
ランジスタ、54・・・・・・NチャンネルMOSトラ
ンジスタ、55・・・・・・PNPバイポーラトランジ
スタ、56・・・・・・PNPバイポーラトランジスタ
、57・・・・・・アウトプットコンデンサ、58・・
・・・・負荷、59・・・・・・帰還抵抗。
FIG. 1 is a diagram showing an example of a conventionally used amplifier circuit. 11...Transistor, 12...Input transformer, 13...Output transformer. FIG. 2 is a diagram showing another example of a conventionally used amplifier circuit. 21...Transistor, 22...Output transformer, 23...Load. FIG. 3 is a diagram showing an embodiment of the amplifier circuit according to the present invention. 51...Input resistance, 52...C-MO
S inverter, 53...P channel MOS transistor, 54...N channel MOS transistor, 55...PNP bipolar transistor, 56...PNP bipolar transistor, 57 ...Output capacitor, 58...
...Load, 59...Feedback resistance.

Claims (1)

【実用新案登録請求の範囲】 C−MOSインバータ、第1のMOSトランジスタ及び
第2のMOSトランジスタが集積化されたトランジスタ
群と、 PNPトランジスタとNPN )ランジスタが外付され
た外付バイポーラトランジスタ群より構成され、 入力信号を前記C−MOSインバータのゲートに入力し
、 前記C−MOSインバータのドレイン出力を前記第1の
MOS )ランジスタのゲートと前記第2のMOS)ラ
ンジスタのゲートにそれぞれ入力し、 前記第1のMOSトランジスタのドレイン出力を前記N
PN トランジスタのベースに入カシ、前記第2のMO
S)ランジスタのドレイン出力を前記NPN トランジ
スタのベースに入カシ、前記PNPトランジスタのコレ
クタト前記NPNトランジスタのコレクタとを接続して
出力端子とし、 前記出力端子の出力信号を抵抗性素子を介して前記C−
MOSインバータのゲートに帰還させることを特徴とす
る増幅回路。
[Claims for Utility Model Registration] From a transistor group in which a C-MOS inverter, a first MOS transistor, and a second MOS transistor are integrated, and an external bipolar transistor group in which a PNP transistor and an NPN) transistor are externally attached. inputting an input signal to the gate of the C-MOS inverter, inputting the drain output of the C-MOS inverter to the gate of the first MOS transistor and the second MOS transistor, respectively; The drain output of the first MOS transistor is
into the base of the PN transistor, the second MO
S) Input the drain output of the transistor into the base of the NPN transistor, connect the collector of the PNP transistor to the collector of the NPN transistor to form an output terminal, and send the output signal of the output terminal to the transistor through the resistive element. −
An amplifier circuit characterized by feeding back to the gate of a MOS inverter.
JP9629177U 1977-07-19 1977-07-19 amplifier circuit Expired JPS6029226Y2 (en)

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Publication Number Publication Date
JPS5423552U JPS5423552U (en) 1979-02-16
JPS6029226Y2 true JPS6029226Y2 (en) 1985-09-04

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