JPS60231215A - Abnormality predicting device of sequence control system - Google Patents

Abnormality predicting device of sequence control system

Info

Publication number
JPS60231215A
JPS60231215A JP59088042A JP8804284A JPS60231215A JP S60231215 A JPS60231215 A JP S60231215A JP 59088042 A JP59088042 A JP 59088042A JP 8804284 A JP8804284 A JP 8804284A JP S60231215 A JPS60231215 A JP S60231215A
Authority
JP
Japan
Prior art keywords
response
time
sequence control
waiting time
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59088042A
Other languages
Japanese (ja)
Inventor
Tetsuya Okamura
哲也 岡村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Heavy Industries Ltd
Original Assignee
Sumitomo Heavy Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Heavy Industries Ltd filed Critical Sumitomo Heavy Industries Ltd
Priority to JP59088042A priority Critical patent/JPS60231215A/en
Publication of JPS60231215A publication Critical patent/JPS60231215A/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00Programme-control systems
    • G05B19/02Programme-control systems electric
    • G05B19/04Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/058Safety, monitoring

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Testing And Monitoring For Control Systems (AREA)
  • Programmable Controllers (AREA)

Abstract

PURPOSE:To detect the sign of abnormality between an operation command output terminal and a response signal input terminal by sequentially storing a response waiting the time of each state in each execution of a sequence control cycle and collectively deciding the length of the waiting time, the coefficient of variation, etc. CONSTITUTION:A response time trend processor 1 detects a period from the sending of an operation command from a sequence control device 2 to its response by a response time measuring timer 17 on the basis of a transient signal from a state transient timing receiver 15 and stores the detected result in a memory 16. The memory 16 stores the trend data corresponding to the past n times. If the wairing time trends toward increase from the transition of the waiting time, a detection processor 4 divides the difference between the limit value of the waiting time and the response waiting time at the current state by the coefficient of variation of the response waiting time measured at the current point of time by using a diagnosis parameters storing memory 25. Then, the processor 4 compares the obtained forecasting value for a margin time up to the generation of a trouble with a reference value for alarm generation and then outputs an alarm signal.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、制御対象と、この制御対象を制御するシーケ
ンス制御装置とを備えたシーケンス制御システムにおけ
る異常予知装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an abnormality prediction device in a sequence control system that includes a controlled object and a sequence control device that controls the controlled object.

従来技術 シーケンス制御システムにおいては、制御対象への制御
動作を起した後にその動作によって生じる応答事象を待
ち、その事象の発生を確認した後、次のステートに移る
という順序の繰返しでシーケンスが進められて行く。
In conventional sequence control systems, the sequence proceeds by repeating the following sequence: after initiating a control action on a controlled object, waiting for a response event caused by that action, and after confirming the occurrence of that event, moving to the next state. Go.

このため、各ステート毎における応答待ち時間の変化は
、そのステートの制御対象である機械システムの劣化や
異常状態を敏感に示す場合が多い。
For this reason, changes in response waiting time for each state often sensitively indicate deterioration or abnormal conditions in the mechanical system that is controlled by that state.

この発明が解決すべき問題点 従来、こうしたシーケンス制御システムにおける異常検
出の手法としては、各ステートの最大待ち時間である応
答待ち時間の限界値を固定的に定めておき、その時間内
化応答がなければタイム・アウト・エラー等の異常表示
をするというものが大部分であった。このため、異常が
検出された時には既にシーケンスの遂行が不可能なほど
の故障が生じている場合が多かった。
Problems to be Solved by the Invention Conventionally, as a method of abnormality detection in such sequence control systems, a limit value of response waiting time, which is the maximum waiting time of each state, is fixedly determined, and the response within that time is If not, in most cases, an abnormal display such as a time-out error was displayed. For this reason, by the time an abnormality is detected, there have often been cases in which a failure has already occurred to the extent that it is impossible to carry out the sequence.

また、この場合の判断対象が現時点での応答待ち時間に
限られたものであり、応答待ち時間の変化率等による予
測は行っておらず、異常状態の予知を行うことは難しか
った。
Furthermore, the object of judgment in this case is limited to the current response waiting time, and predictions are not made based on the rate of change in the response waiting time, etc., making it difficult to predict abnormal conditions.

発明の目的 そこで、本発明は前記のような問題点を解決して制御サ
イクル実行毎に各ステートにおける応答待ち時間を逐次
記憶し、その長さ及び変化率等を総合的に判断すること
により、動作指令出力端と応答信号入力端の間に存在す
る部品、サブシステムの異常徴候の検出、及び異常進行
状況を予知し得るシーケンス制御システムの異常予知装
置を提供することを目的とする。
Purpose of the Invention Therefore, the present invention solves the above-mentioned problems by sequentially storing the response waiting time in each state every time a control cycle is executed, and comprehensively determining the length, rate of change, etc. It is an object of the present invention to provide an abnormality prediction device for a sequence control system capable of detecting abnormality signs of parts and subsystems existing between an operation command output terminal and a response signal input terminal, and predicting abnormality progress status.

発明の構成 本発明によるシーケンス制御システムの異常予知装置に
よれば、各ステート毎の応答待ち時間の変化率を実時間
で算出する応答時間トレンド算出部と、この応答時間ト
レンド算出部から最新時点の応答待ち時間及び変化率を
入力して予め設定された応答待ち時間の限界値と比較演
算することで異常予知及び検出を行なう異常予知検出部
と、この異常予知検出部からの出力を表示するアラーム
・表示部とを備えた点に特徴がある。
Composition of the Invention According to the abnormality prediction device for a sequence control system according to the present invention, there is provided a response time trend calculation section that calculates the rate of change in response waiting time for each state in real time, and a response time trend calculation section that calculates the rate of change in response waiting time for each state in real time. An anomaly prediction and detection section that predicts and detects anomalies by inputting response waiting time and rate of change and comparing them with a preset response waiting time limit value, and an alarm that displays the output from this anomaly prediction and detection section.・The feature is that it is equipped with a display section.

実施例 以下、図示する本発明の実施例により説明する。Example DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained below with reference to illustrated embodiments.

第1図に示した様に、制御対象3!こはシーケンス制御
装置2が接続されてあり、シーケンス制御装置2から制
御対象3にはシーケンスの各ステート毎に動作指命が出
力され、そのステートが達成されると制御対象3からシ
ーケンス制御装置2に応答が出力される〇 シーケンス制御装置2には異常予知装置Aが接続されて
おり、この異常予知装置Aは応答時間トレンド・プロセ
ッサ1と異常予知・検出プロセッサ4とアラーム・表示
プロセッサ5とから構成されている。
As shown in Figure 1, controlled object 3! A sequence control device 2 is connected to this, and an operation command is output from the sequence control device 2 to the controlled object 3 for each state of the sequence, and when that state is achieved, the control object 3 outputs an operation command to the controlled object 3. A response is output to the sequence control device 2. An abnormality prediction device A is connected to the sequence control device 2, and the abnormality prediction device A is connected to the sequence control device 2. It is configured.

応答時間トレンド拳プロセッサ1はOPU 6と1この
CPU 6のプロセッサ・バス12に接続されたメモリ
9、トレンド表示情報送信器18、応答時間測定用タイ
マ17、応答時間トレンドφメモリ16、ステート遷移
タイミング受信器15とから構成されている。
The response time trend processor 1 includes an OPU 6, a memory 9 connected to the processor bus 12 of the CPU 6, a trend display information transmitter 18, a response time measurement timer 17, a response time trend φ memory 16, and state transition timing. It is composed of a receiver 15.

ステート遷移タイミング受信器15はシーケンス制御装
置2からステート遷移信号を入力し、応答時間測定用タ
イマ17はステート遷移タイミング受信器15にステー
ト遷移信号が入力す ′る度毎にその時間をカウントす
る。このカウント値は応答時間トレンド−メモリ16内
に格納され、順次新しいデータが加えられる。トレンド
表示情報送信器18は応答時間トレンド・メモリ16内
のデータをアラーム・表示プロセッサ5のトレンド表示
情報受信器に出力する。これら各部の動作はメモリ9を
備えたCPU 6により制御される。
The state transition timing receiver 15 receives the state transition signal from the sequence control device 2, and the response time measuring timer 17 counts the time every time the state transition signal is input to the state transition timing receiver 15. This count value is stored in response time trend memory 16 and new data is added sequentially. The trend display information transmitter 18 outputs the data in the response time trend memory 16 to the trend display information receiver of the alarm and display processor 5. The operations of these parts are controlled by a CPU 6 equipped with a memory 9.

また、異常予知−検出プロセッサ4はapvaのプロセ
ッサ・バス14に接続されたメモリ11、予知・検出情
報送信器26と診断パラメータ格納メモリ25とで構成
される。このプロセッサ拳バス14には応答時間トレン
ド・メモリ16の出力が接続されており、前記各ステー
ト毎の応答時間カウント値データが供給される。診断パ
ラメータ格納メモリ25内には閾値である限界待ち時間
及び変化率値等の診断パラメータが内蔵されており、o
puaによりプロセッサ・バス14から入力するデータ
の処理を行なう0この処理結果は予知・検出情報送信器
26からアラーム・表示プロセッサ5に出力される。
Further, the abnormality prediction/detection processor 4 includes a memory 11 connected to the apva processor bus 14, a prediction/detection information transmitter 26, and a diagnostic parameter storage memory 25. The processor bus 14 is connected to the output of a response time trend memory 16, and is supplied with response time count value data for each state. The diagnostic parameter storage memory 25 contains diagnostic parameters such as threshold waiting time and rate of change values.
The PUA processes data input from the processor bus 14. The processing results are output from the prediction/detection information transmitter 26 to the alarm/display processor 5.

さらに、アラーム・表示プロセッサ5は0PU7のプロ
セッサ拳バス13に接続されたトレンド表示情報受信器
19、メモリ10、デイスプレー・コントローラ24、
警報用装置1/721、及び予知・検出情報受信器20
とから構成される。
Further, the alarm/display processor 5 includes a trend display information receiver 19 connected to the processor bus 13 of the 0PU7, a memory 10, a display controller 24,
Alarm device 1/721 and prediction/detection information receiver 20
It consists of

トレンド表示情報受信器19はトレンド表示情報送信器
18からのデータをプロセッサ・バス15に出力し、予
知・検出情報受信器20は予知・検出情報送信器26か
らのデータをプロセッサ・バス16に出力する。また、
ディスプレー・コントローラ24にはCRT 24が備
えられ、プロセッサ・バス15上に供給されるデータを
ORT 24上に表示するインターフェイスとして機能
する。同様に警報用装置I/? 21にブザー26が備
えられており、予知・検出情報受信器20よりプロセッ
サ・バス15に入力されるデータに基づいてブザー26
から警報を発することができる。
The trend display information receiver 19 outputs the data from the trend display information transmitter 18 to the processor bus 15, and the prediction/detection information receiver 20 outputs the data from the prediction/detection information transmitter 26 to the processor bus 16. do. Also,
The display controller 24 is equipped with a CRT 24 and functions as an interface for displaying data supplied on the processor bus 15 on the ORT 24. Similarly, alarm device I/? 21 is equipped with a buzzer 26, and the buzzer 26 is activated based on data input from the prediction/detection information receiver 20 to the processor bus 15.
An alarm can be issued from

作用 以上の構成において、第2図に示したような81.82
.85の各ステートで遷移するシーケンスの異常予知を
行なう場合を説明する。
In the configuration above the operation, 81.82 as shown in Figure 2
.. A case will be described in which abnormality prediction is performed for a sequence that changes in each of the 85 states.

応答時間トレンド・プロセッサ1はステート遷移タイミ
ング受信器15を介してステート遷移信号を受け取り、
シーケンス制御装置2が制御対象3に動作指令を送り応
答待ちに入ったことを知ると応答時間測定用タイマ17
を起動する。この状態で、制御対象3からシーケンス制
御装置2に応答がなされると、シーケンス制御装置2か
らステート遷移タイミング受信器15にステート遷移信
号が再び入力される。そこで、CPU 6は応答時間測
定用タイマ17を停止して応答時間の測定を終了し、そ
の測定値を応答時間トレンド・メモリ16内に格納する
。この応答時間トレンド・メモリ16には過去n回にわ
たるステートの応答待ち時間が記録され、新しいデータ
が格納されるたびにそれを更新する。
response time trend processor 1 receives the state transition signal via state transition timing receiver 15;
When the sequence control device 2 sends an operation command to the controlled object 3 and learns that it is waiting for a response, the response time measurement timer 17
Start. In this state, when the controlled object 3 makes a response to the sequence control device 2, the state transition signal is inputted from the sequence control device 2 to the state transition timing receiver 15 again. Therefore, the CPU 6 stops the response time measurement timer 17 to complete the response time measurement, and stores the measured value in the response time trend memory 16. This response time trend memory 16 records response wait times of states over the past n times, and is updated every time new data is stored.

第2図ic示した、ステップ81,132.85 ノ1
〜nまでの各実行サイクルについてrs?)、 Tag
’。
Step 81, 132.85 No. 1 shown in Figure 2 IC
rs? for each execution cycle from ~n? ), Tag
'.

自11 、 Ts(P)とTs≦1) 、 TB(I)
、 e a a Tl1F’ e及びTB≦1)。
Self 11, Ts(P) and Ts≦1), TB(I)
, e a a Tl1F' e and TB≦1).

rsk’ ・・・、 TJFIの各データが格納される
rsk'..., each data of TJFI is stored.

この異常予知・検出プロセッサ4は応答時間トレンドφ
プロセッサ1の応答時間トレンド・メモリ16に直接ア
クセスして、格納されたトレンド・データを診断パラメ
ータ格納メモリ25にある閾値、変化率値等の診断パラ
メータと比較演算される。
This abnormality prediction/detection processor 4 has a response time trend φ
The response time trend memory 16 of the processor 1 is directly accessed to compare the stored trend data with diagnostic parameters such as thresholds and rate of change values stored in the diagnostic parameter storage memory 25.

第3図(a)に示したデータの様にステートS1に関し
て1,2.5**拳、nサイクルまでの各応答時間T8
〜゛ゝ、Ts(”、・・・、 Ta?”がほぼ等しい場
合には正常と判断する。
As shown in the data shown in FIG. 3(a), each response time T8 up to 1, 2.5**fist and n cycles for state S1
~゛ゝ, Ts(",..., Ta?" are approximately equal, it is determined to be normal.

また、第3図(b)に示した様にステー)82に関シT
: Ts!”・1・So・・・・、 T、?+の各応答
時間が増加する傾向にある時は診断パラメータ格納メモ
リ25内に予め格納された。
In addition, as shown in Fig. 3(b), the stay) 82 is
: Ts! "・1・So..., T, ?+" when each response time tends to increase is stored in the diagnostic parameter storage memory 25 in advance.

T1m1t :応答待ち時間の限界値、TJ :現時点
(J)でのステートSmの応答待ち時間、 d(−0:現時点(L)での測定した応答待ち時間のパ
ラメータにより現時点(1)における故障発生までの予
裕時間の予想値T(0を T”= (’rxm1t −’1’8n?))/ll”
により算出する。
T1m1t: Limit value of response waiting time, TJ: Response waiting time of state Sm at present (J), d(-0: Failure occurrence at present (1) due to response waiting time parameter measured at present (L)) Expected value of reserve time up to T(0 to T"= ('rxm1t -'1'8n?))/ll"
Calculated by

こうして算出された余裕時間の予想値T0は警報発生基
準値TWARNと比較してTの≦TWARNの場合は予
知・検出情報送信器26からアラ−さ・表示プロセッサ
5に劣化異常としての警報信号を出力する。
The expected value T0 of the margin time calculated in this way is compared with the alarm generation reference value TWARN, and if T≦TWARN, the prediction/detection information transmitter 26 sends an alarm signal indicating a deterioration abnormality to the alarm/display processor 5. Output.

また、第3図(0)に示した様に応答時間TB、6)。Also, as shown in FIG. 3(0), the response time TB, 6).

ガP、・・・Tl38°の何れが限界待ち時間T1m1
tを越えた場合化は、直ちに予知・検出情報送信器26
からアラーム会表示プロセッサ5の予知・検出情報受信
器20に破局異常としての警報信号を出力する。
Which of GaP,...Tl38° is the limit waiting time T1m1
If the case exceeds t, the prediction/detection information transmitter 26 is immediately transmitted.
From there, an alarm signal indicating a catastrophic abnormality is output to the prediction/detection information receiver 20 of the alarm meeting display processor 5.

アラーム・表示プロセッサ5はトレンド表示情報受信器
19を介して応答時間トレンド情報を、また予知・検出
情報受信器20を介して異常予知・検出情報を受けとり
、ディスプレー・コントローラ22からORT 24上
に表示し、警報用装置砕21でブザー23を作動して操
作員に警報を伝達する。この0RT24でのトレンド表
示は診断パラメータ格納メモリ25内に内蔵されたパラ
メータのみでは自動的には予知できない異常に対しても
、操作員の判断を促すことができる。
The alarm/display processor 5 receives response time trend information via the trend display information receiver 19 and abnormality prediction/detection information via the prediction/detection information receiver 20 and displays them on the ORT 24 from the display controller 22. Then, the alarm unit 21 activates the buzzer 23 to transmit the alarm to the operator. The trend display at 0RT 24 can prompt the operator to make a judgment regarding abnormalities that cannot be automatically predicted using only the parameters stored in the diagnostic parameter storage memory 25.

このように、シーケンスの各ステート毎の応答時間の変
化率とを最新の1個の待ち時間により逐次算出して行く
ことにより故障発生予想時間を常に更新し、応答時間の
限界値に近づきつつあること及び劣化の予測を行なうこ
とができる。
In this way, by sequentially calculating the rate of change in response time for each state of the sequence using the latest one waiting time, the expected failure time is constantly updated, and the response time is approaching the limit value. It is possible to predict deterioration and deterioration.

また、この実施例では応答時間トレンド・プロセッサ1
、異常予知・検出プロセッサ4、及びアラーム・表示プ
ロセッサ5を各々メモリを備えたCPUで制御するよう
構成したが、異常予知装置全体を一台のプロセッサで構
成し、同様の動作を行うソフトウェア上の独立タスクと
して実現することも可能である。
Also, in this embodiment, response time trend processor 1
, the anomaly prediction/detection processor 4, and the alarm/display processor 5 are each controlled by a CPU equipped with a memory, but the entire anomaly prediction device is configured with a single processor, and a software program that performs the same operation is configured. It is also possible to implement it as an independent task.

さらに、この実施例では応答待ちに入ってから応答を受
け取るまでの時間を測定する応答時間測定用タイマと、
応答待ち時間の時間的変化を逐次記録するための応答時
間トレンド・メモリとを専用の機能を果たすものとして
別個に設けたが、マイクロ・プロセッサ・システムの基
本的構成要素であるタイマ、メモリを兼用することもで
きる。
Furthermore, this embodiment includes a response time measurement timer that measures the time from waiting for a response until receiving a response;
Although the response time trend memory and the response time trend memory for sequentially recording temporal changes in response wait time are provided separately to perform a dedicated function, the timer and memory, which are the basic components of a microprocessor system, are also used. You can also.

発明の効果 本発明によるシーケンス制御システムの異常予知装置実
施例は以上の通りであり次に述べる効果を挙げることが
できる。
Effects of the Invention The embodiment of the abnormality prediction device for a sequence control system according to the present invention is as described above, and can provide the following effects.

シーケンスの制御サイクル実行毎に各ステートにおける
応答待ち時間を逐次記憶し、その長さ及び変化率等を総
合的に判断することにより、動作指令出力端と応答信号
入力端の間に存在する部品、サブシステムの異常徴候の
検出、及び異常進行状況を予知し得る。
By sequentially storing the response waiting time in each state every time the control cycle of the sequence is executed, and comprehensively determining the length and rate of change, etc., the parts existing between the operation command output terminal and the response signal input terminal, It is possible to detect signs of abnormality in subsystems and predict the progress of the abnormality.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例を示すブロック図、第2図はス
テートと実行サイクルを示すチャート、第3図(a) 
、 (b) 、 (C)は応答時間・サイクルのグラフ
である。 A・・異常予知装置、1・・応答時間トレンド串プロセ
ッサ、2・・シーケンス制御装置、3・・制御対象、4
・・異常予知・検出プロセッサ、5・・アラーム・表示
プロセッサ、’179B 、 CPU 、 9 、10
 、11 ・・メモリ、12,13,14・・プロセッ
サ・バス、15・・ステート遷移タイミング受信器% 
16・φ応答時間トレンド・メモリ、17・・応答時間
測定用タイマ、18・0トレンド表示情報送信器、19
・・トレンド表示情報受信器、20−”予知・検出情報
受信器、21・拳警報用装置工/F、22・0デイスプ
レー・コントローラ、23e・フ”j’−,24・oO
RT0
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a chart showing states and execution cycles, and FIG. 3(a)
, (b) and (C) are response time/cycle graphs. A. Abnormality prediction device, 1. Response time trend processor, 2. Sequence control device, 3. Controlled object, 4
...Anomaly prediction/detection processor, 5...Alarm/display processor, '179B, CPU, 9, 10
, 11...Memory, 12,13,14...Processor bus, 15...State transition timing receiver%
16・φ response time trend memory, 17・・Response time measurement timer, 18・0 trend display information transmitter, 19
・・Trend display information receiver, 20-"Prediction/detection information receiver, 21.Fist alarm device engineer/F, 22.0 display controller, 23e.F"j'-,24.oO
RT0

Claims (1)

【特許請求の範囲】 制御対象と、この制御対象を制御するシーケンス制御装
置とを備えたシーケンス制御システムにおいて、 前記シーケンス制御装置から制御対象へ動作指令を出力
した時点からシーケンス制御装置へ応答が返るまでの各
ステート毎のシーケンス遷移タイミングを入力して各ス
テート毎の応答待ち時間を測定すると共に逐次記憶し、
この逐次記憶された応答待ち時間の変化率を実時間で算
出する応答時間トレンド算出部と、 この応答時間トレンド算出部から最新時点の応答待ち時
間及び変化率を入力し、予め設定された応答待ち時間の
限界値と前記入力値とを比較演算して異常予知及び検出
を行なう異常予知・検出部と、 この異常予知検出部からの出力を入力してアラーム拳表
示を行なうアラーム・表示部とを備えたことを特徴とす
るシーケンス制御システムの異常予知装置。
[Claims] In a sequence control system comprising a controlled object and a sequence control device that controls the controlled object, a response is returned to the sequence control device from the time when the sequence control device outputs an operation command to the controlled object. Input the sequence transition timing for each state up to and measure the response waiting time for each state, and store it sequentially.
A response time trend calculation unit that calculates the rate of change in the sequentially stored response waiting time in real time, and a response time trend calculation unit that inputs the latest response waiting time and rate of change from this response time trend calculation unit and calculates the rate of change in the response waiting time set in advance. An abnormality prediction/detection section that performs abnormality prediction and detection by comparing the time limit value and the input value, and an alarm/display section that inputs the output from this abnormality prediction detection section and displays an alarm. An abnormality prediction device for a sequence control system characterized by comprising:
JP59088042A 1984-05-01 1984-05-01 Abnormality predicting device of sequence control system Pending JPS60231215A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59088042A JPS60231215A (en) 1984-05-01 1984-05-01 Abnormality predicting device of sequence control system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59088042A JPS60231215A (en) 1984-05-01 1984-05-01 Abnormality predicting device of sequence control system

Publications (1)

Publication Number Publication Date
JPS60231215A true JPS60231215A (en) 1985-11-16

Family

ID=13931767

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59088042A Pending JPS60231215A (en) 1984-05-01 1984-05-01 Abnormality predicting device of sequence control system

Country Status (1)

Country Link
JP (1) JPS60231215A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0193802A (en) * 1987-10-05 1989-04-12 Honda Motor Co Ltd Programmable controller system
JP2013021122A (en) * 2011-07-11 2013-01-31 Fuji Mach Mfg Co Ltd Electronic component mounting system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54153978A (en) * 1978-05-25 1979-12-04 Omron Tateisi Electronics Co Sequence controller

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54153978A (en) * 1978-05-25 1979-12-04 Omron Tateisi Electronics Co Sequence controller

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0193802A (en) * 1987-10-05 1989-04-12 Honda Motor Co Ltd Programmable controller system
JP2013021122A (en) * 2011-07-11 2013-01-31 Fuji Mach Mfg Co Ltd Electronic component mounting system

Similar Documents

Publication Publication Date Title
JP3093803B2 (en) State change monitoring method and step display presentation device
US11687058B2 (en) Information processing method and information processing apparatus used for detecting a sign of malfunction of mechanical equipment
US20080288210A1 (en) Apparatus and method for monitoring device condition and computer readable medium
CN108627794B (en) Intelligent instrument detection method based on deep learning
JP6655926B2 (en) Fault diagnosis system
JP6752739B2 (en) Maintenance equipment, presentation system and program
US8621286B2 (en) Fault information managing method and fault information managing program
JPS60231215A (en) Abnormality predicting device of sequence control system
JPH022408A (en) Diagnosis supporting system for plant apparatus
JP2009254104A (en) Conductor monitor for power receiving and distributing equipment
JP2022161488A (en) Building management system and control method
JP6742014B1 (en) Abnormality discrimination method for structure and abnormality discrimination system
JP7020565B2 (en) Process control equipment, process control method and process control program
JP5014026B2 (en) Information processing apparatus and program
JPH07324950A (en) Recording apparatus of measured value
KR20200045980A (en) Method and system for direct estimation of exact power in real-time
US20070279260A1 (en) Apparatus and method for performing defect diagnosis of field device
JPH05223604A (en) Abnormality diagnostic apparatus
JPH06276700A (en) Method and apparatus for using error data
JP7419221B2 (en) Equipment management device and equipment management method
CN117055718B (en) System, method, device, equipment and storage medium for detecting power consumption of server
JP2578181B2 (en) Water quality abnormality detection device
JP6813963B2 (en) Operating status recording system and operating status recording method
JPH02228225A (en) Monitoring device of power system
WO2021251944A1 (en) Using steady-state changes to discern the operating performance of an individual machine operating on a commonly supplied electrical network connected to multiple machines