JPS60227587A - 高解像度カラ−・イメ−ジ・センサ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、検出されるべきイメージに含まれる色度お
よび輝度情報の双方についての解仰度を改善した固体カ
ラー・イメージ・センサ装置に関する。

（従来技術） 第１図に示される固体カラー・イメージ・センサはこの
発明のセンサの従来例に相当するものであるが、これに
ついては、Ｎ、Ｏｚａｗａその他による論文「Ｐｉｃｔ
ｕｒｅ　Ｑｕａｌｉｔｙ工ｍｐｒｏｖｅｍｅｎｔ　ｏｆ
　ＭＯＳ−ＴｙｐｅＳｉｎｇｌｅ−Ｃｈｉｐ　Ｃｏ１ｏ
ｒ　Ｖｉｄ　−ｅ　ｏ　ＯａｍｅｒａＪ、Ｎａｔｉｏｎ
ａｌ　Ｃ’ｏ−ｎｆｅ、ｒｅｎｃｅ　ｏｆ　ｔｈｅ　工
　ｎ　ｓｔｉ　−ｔｕｔｅ　ｏｆ　Ｔｅ１ｅｖｉｓｉｏ
ｎ　Ｅｎｇ−１ｎｅｅｒｉｎｇ　ｏｆ　Ｊａｐａｎ、ｐ
ｐ、３３ａｎｄ　８４．１９８２に詳細に記載されてい
る。

このカラー・イメージ・センサ装置は列および行に配列
されたピクセル（画素）９のアレイ　（マトリックス）
Ｍを具備するものである。各ピクセル９はホトダイオー
ドのような光感応素子とＦＥＴスイッチ１０とを具備し
ている。ピクセル９の成るものは成る特定の色の光のみ
感応するようフィルタを具備している。纂１図に示され
る例においてはピクセル９の各列はホワイト光Ｗ１シア
ン光Ｃｙｓイエロー光Ｙθにそれぞれ感応するセンサを
有しており、このパターンは列に沿ってくり返されるも
のとする。ピクセルは相隣接した列間において、互に左
右方向にずらして配置せしめられている。例えば、イエ
四−感応ビクセル９−６はホワイト光に感応するピクセ
ル９−１およびシアン光に感応するピクセル９−２の下
であって且これらの中間に配列されている。図示される
ピクセル数は少ないが、実際は更に多数のものより成る
ことは勿論のことである。図示数を少なくしたのは、説
明の都合上そうしたまでのことである。アレイＭは垂直
ライン６−１．６−２．６−６その他、および水平ライ
ン４−１．４−２．４−６その他を具備している（「垂
直」ライン６−１その他は図においては水平方向に延伸
しており、そして「水平」ライン４−１その他は図にお
いては垂直方向に延伸しているのであるが、これらはそ
れぞれ「垂直」ラインおよび「水平」ラインと称されて
いる。その理由は、垂直ラインろ−１その他は図におい
て垂直方向に電子的に走査されるものであり、また水平
ライン４−１その他は図において水平方向に電子的に走
査されるものであるからである）。各行におけるＦＥＴ
スイッチ１０の出力電極（ドレイン）　ｍＪち互に同一
の色の光に感応するビクセル９から得られる出力のため
の電極は同一の水平ラインに接続している。各列におけ
る全ＦＥＴスイッチ１０のゲートは垂直ラインろ−１そ
の他の対応する１本に接続している。インターレス回路
２を介して動作する垂直シフト・レジスタ１は以下にお
いて説明されるような手法で垂直ライン６−１その他を
駆動する順次駆動％）レスを発生する。ライン６−１そ
の他の各々はそれぞれの出力ＦＥＴスイッチ５を介して
２本の出力ライン７（出力１）および８（出力２）のう
ちの一方に接続している。ＦＥＴスイッチ５は対のＦＥ
Ｔより成るものであり、互にゲート同志を接続していて
これらのゲートは水平シフト・レジスタ乙の出力１１−
１その他のそれぞれ対応する一つに接続している。

第３図についてみると、出力ライン７は第１のスイッチ
１９−１のアーマチュアに直結している。

出力ライン８は遅延ライン１２に接続しており、次いで
第２のスイッチ１９−２のアーマチュア接点へのライン
８′に接続している。演算増幅器として構成する加算／
減算回路１３．１４および１５はスイッチ１９−１．１
９−２を介してライン７および８′から入力を受信する
。ライン７および８′は全４色に感応するビクセルによ
り発生せしめられる一連の信号パルスよりなる出力信号
を担持するものであるが、加算／減算回路１６がホワイ
トおよびシアン信号パルスのみを受信しそして加算／差
動回路１４がホワイトおよびイエロー信号ノぐレスのみ
を受信するように、図示されない駆動ノくレスによりス
イッチ１９−１および１９−２が操作されるよう構成し
ている。更に詳しく説明すると、スイッチ１９−１およ
び１９−２は第２図に示される時間間ｌｅａ、と、！そ
れぞれに対応したスイッチ位置旦、及、旦をとるように
同期して回動せしめられる。スイッチ位置立においては
、ト１」えは加算／減算回路１ろはライン７からホワイ
トパルスを受信してライン８′からはパルスを受信せず
、スイッチ−位Ｍｂにおいてはライン７からシアンパル
スを受信しそしてライン８′からホワイトパルスを受信
し、そしてスイッチ位置旦においてはライン７からは受
信せずにライン８′からシアンパルスを受信する。この
順序はくり返される。加算／減算回路１４は上述と同様
の順序でホワイトおよびイエローパルスを受信し、加算
／減算回路１５は全ビクセル出力を受信する。

加算／減算回路１６．１４および１５の出力は、低域フ
ィルタ１６．１７および１８により漏波されてこれらか
らの出力を有効に積分しく正および負パルスを相加し）
、如くしてそれぞれレッドとブルーと輝度の成分を示す
Ｒ（−Ｗ　−Ｏｙ）　、Ｅ（＝Ｗ−Ｙ　ｅ）　、Ｙ　（
＝Ｗ＋Ｏｙ＋Ｙ　ｅ）で示される最終出力信号が生成せ
しめられる。

垂直ライン６−１その他は垂直シフト、レジスタ１およ
びインターレス回路２を対にしたものによりアレイをイ
ンターレス走査するように駆動される。例えば、第１の
フィールドにおいては、ライン３−１および６−２は同
時に駆動され、第２のフィールドにおいては、ライン６
−２および３＝６は同時に駆動される。例えば、ライン
６−１およびろ−２が同時に駆動されるときは、ビクセ
ルの上の２本の列における全ＦＥＴスイッチ１０は同時
にターン・オンする。このことによって、所望としてい
る波長の光の量に依存して各ビクセルに蓄積せしめられ
た信号電荷は水平ライン４−１その他のそれぞれのもの
に伝送される。ここで、上記の光量は直前の読み出し期
間中に得られたものである。

この電荷伝送が開始された後、水平シフト・レジスタ乙
の出力ライン１１−１その他が順次に駆動せしめられる
。例えば出力ライン１１−１が駆動せしめられると、ラ
イン４−１および４−２上の信号電荷は出力ライン７お
よび８に同時に伝送される。引続いて、ライン１１−２
が駆動せしめられると、ライン４−３および４−４上の
信号電荷は出力ライン７および８に同時に伝送される。

このような走査はアレイの各列について行なわれる。各
列が走査される一方スイッチ１９−１および１９−２の
位置は順次に走査に同期して変位してライン７および８
′から送られてくる出力信号を加算／減算回路１３およ
び１４の適当な入力に対し回路１６はホワイトおよびシ
アン信号パルスのみを受信するように且回路１４はホワ
イトおよびイエロー信号パルスのみを受信するように伝
送する。

出力ライン７および８に存在する信号をスイッチ１９−
１および１９−２に直接に伝送し次いで加算／減算回路
１６．１４および１５の適当な入力に伝送して所望の色
情報信号Ｒ，ＢおよびＹを発生せしめることを遅延なし
に実施することもできるが、そのようにすると、空間位
置の正しくない情報を含む低解像度の出力イメージを生
成せしめることとなる。更に詳しく説明すると、ホワイ
ト感応ビクセル９−１およびイエロー感応ピクセル９−
３を例とした場合、これらは同時に読み出されるのであ
るが、両者は同一の行にあるのではなくて、水平方向に
少しずれて配置されている。

従って、アレイＭの出力信号パルスをアレイのピクセル
の実際の位置に対応した時間順序で取り出すようにする
ために、ライン８上の出力信号をラインＺ上の出力信号
と比較して遅延せしめる必要がある。遅延ライン１２が
第２の出力ライン８を有しているのはこのためである。

遅延ライン１２の遅延時間はピクセル−ピッチ走査時間
の６分の１、即ち第１図のアレイＭにおけるピクセル−
ピッチ人の名に等しい距離を走査するに必要とされる時
間に等しいものとされる。

ここで、ピクセル−ピッチ人は列方向にみて互に最も接
近したピクセルであって互に隣接した相異なる列に存在
する互に同一の光の色に感応するものの中心間の距離を
意味する。ライン７および８′に生起する信号は第２図
に示される通りのものである。これらの信号を形成する
各種のパルスの時間位置はアレイにおけるピクセルそれ
ぞれの実際の位置に対応していることが理解されるであ
ろう。

第１〜６図に示されるものは下記の点で不都合なもので
ある。ライン７および８の双方は全６色を示す出力信号
を順次に受信し、そしてレッド信号およびブルー信号は
ホワイト−シアンおよびホワイト−イエローにより発生
せしめなければならないので、スイッチ１９−１および
１９−２を出力ライン７および８′と加算／減算回路１
３および１４それぞれの入力との間に具備せしめる必要
がある。これらのスイッチおよびその駆動に必要とされ
る回路は共に回路全体の複雑さを増加させる。

また、これらのスイッチが存在すると、スイッチ位置の
切換え時に過渡状態となって色信号出力を歪ませること
七なる。

（発明の目的） 従って、この発明は、出力信号の成るものを適当に遅延
せしめるが上述の如き不具合を生せしめることなしに解
像度を上げた固体カラー・イメージ・センサ装置を提供
することをその一つの目的とするものである。

上述の目的およびその他の目的は、少なくとも６色の光
の各々に感応するピクセルがそれぞれの色のみに関連し
た出力ラインに対し読み出される固体カラー・イメージ
・センサにより連成される。

出力ラインのうちの１本上の信号は遅延せしめられない
が、他の２本の出力ライン上の信号は遅延せしめられる
。その遅延時間は、出力が遅延せしめられないピクセル
から出力が遅延せしめられるピクセルのそれぞれの位置
迄、列に沿って、列が一様で一定速度で走査せしめられ
た場合に要する時間に等しいものとする。更に詳しく説
明すると、６色の相異なる光に感応する６個のヒリセル
を具備し、そしてピクセルが６個組であるものとすると
、即ち６個を６角形状のグループに構成し、ここで各グ
ループは各色について１ヒリセル具備するものとすると
、ピクセル−ピッチの１４および２ルを走査するに要す
る時間に等しい遅延時間が採用される。ピクセル−ピッ
チは、互に同一ノ色の光に感応する互に最も接近した互
に相隣した異なる列上にある２つのヒリセルの列方向中
心間隔に等しいものとする。ここで、色について、１次
色のレッド、ブルーおよびグリーンおよびこれらの余色
と共に、ホワイトも色であるものとして取扱う。

（発明の構成） この発明の固体カラー・イメージ・センサは、列および
行状に配列されたピクセルのアレイを具（ｌｉｄ　Ｌ／
　、アレイ内のピクセルは少なくとも６個のピクセルよ
り成るグループに構成されており、グループ内の各ピク
セルは互に相異なる色の光に感応するものであり、複数
本の信号組合せ出力ラインを具備し、出力ラインのうち
の１本はピクセルの色の各々に対し具備されたものであ
り、成る一つのグループから同時に各色に対して具備せ
しめられたそれぞれの出力ラインに対しカラー・イメー
ジ信号を読み出す手段を具備し、出力ラインに対し読み
出された信号のうちの少なくとも２本の出力ライン上の
信号について遅延されていない出力ラインに関連したグ
ループのピクセルから対応するピクセル迄の走査時間に
相当する遅延時間だけ遅延せしめる手段を具備し、出力
ライン上の遅延せしめられた出力信号と遅延せしめられ
ない出力信号とを組合せて少なくとも２色の１次色度お
よび輝度信号を発生せしめる組合せ手段を具備するもの
である。ピクセルの光感応部を増大しそしてモアレ効果
を減少せしめるためにピクセルが６角形状光感応領を有
するよう構成すると好適である。

遅延手段は２つの手法のうちのいずれかにより構成する
ことができる。そのうちの一方は、遅延素子を直接出力
ライン内に具備せしめるものであり、他方は、出力信号
を直接（遅延させないで）出力ラインからメモリに読み
出し次いでこの信号を該メモリから必要なだけ遅延せし
めて読み出すものである。

（実施例） 第４図についてみるに、ここにはこの発明の固体カラー
・イメージ・センサ装置の第１の好適な実施例が示され
ており、これについて説明する。

第１図に示されるセンサ装置と同様に、この発明のイメ
ージ・センサ装置もヒリセルのアレイＭ′を具備してい
る。ピクセルは列および行を構成している。ピクセルの
列は相互に列方向にずれている。即ち、１本おきの列に
おけるピクセルは隣接する列における最も近いピクセル
の中心間の中点を通る線上に位置する中心を有している
。この発明において使用されるカラー・パターン・フィ
ルタは上述の従来例におけるものと同様のものとするこ
とができる。しかし、ピクセル２６は６角形状とされた
光感応部を有するものとすると好適である。このことに
ついては、１９８１年９月６０日の米国特許出願第６０
７１４６号明細書において詳しく説明されている。ピク
セルの形状をこのようにする理由は、各ピクセル２６の
光感応部が第１図に示されるものに比して大となり、ま
たモアレ効果が減少するからである。また１９８６年５
月７日の米国特許出願第５［）１３３２号明細書に記載
されているジグ−ザブ垂直ライン・パ々−ンが採用され
ており、光感応領域の増大をしている。垂直シフト・レ
ジスタ２０およびインターレス回路２２は第１図に示さ
れるものと同様のものである。必要に応じて、１９８３
年６月２５日の米国特許出願第４７８９７５号明細書に
記載されているような装置を使用し、インターレス回路
２２を省略することによって垂直方向走査に必要とされ
る駆動回路を簡素化することができる。

この発明は、相異なる６色の光に感応するピクセルを使
用する場合、６本の各別の出力ライン６５−１．６５−
２．６５−６を使用する。６本の出力ライン６５−１．
６５−２．３５−３の各々はただ一種の色のみに関連す
るものである：即ち、ライン６５−１はイエロー用、ラ
イン６５−２はシアン用、ライン６５−３はホワイト用
である。

ピクセルは第４図に示される如くピクセル２６の６個組
（３角形状に配列された６個よりなるグループ）を構成
するように配列されている。６個組を構成するヒリセル
は互に相異なる色に感応する。

第４図に示されるものにおいては、２６−１はイエロー
感応ピクセル、２６−２はホワイト感応ヒフセル、２６
−３はシアン感応ピクセルである。

水平ライン３０−１その他は成る一つの色のヒリセルの
行の各々に具備せしめられている。水平ライン６０−１
はイエローに関連し、ライン３０−２はシアンに関連し
、そしてライン６０−３はホワイトに関連する。

ＦＥＴスイッチ３３−１その他は水平ライン６０−１そ
の他に具備されている。これらのＦＥＴスイッチは６個
を１グループとして具備せしめらねており、即ち、各々
は成る一つの色に属しており、それぞれの水平ラインを
出力ラインろ５−１、ろ５−２、ろ５−６のうちの水平
ラインと同様の色に関連するものに接続する作用をする
。ＦＥＴスイッチ６６−１はイエローに関連する水平ラ
イン３θ−１をイエローに関連する出力ライン６５−１
にｔ’ｆ？　Ｆ５ｅし、ＦＥＴスイッチ６ろ−２はシア
ンに関連する水平ラインろ２−２をジアジに関連する出
力ライン６５−２に接続［７、そしてｐＨ＋Ｔスイッチ
３６−６はホワイトに関連する水平ライン３０−６をホ
ワイトに関連する出力ラインろ５−６に接ｆ、、′ａす
る。各ＦＥＴスイッチ・グループにおけるＦＥＴスイッ
チのゲートは相互に結合せしめられており、そして水平
シフト・レジスタ４０のそれぞれの出力ラインに接続し
ている。

遅延素子４２および４６は、それぞれ、出力ラインろ５
−２、ろ５−３に直列に接続している。

遅延素子４２はηの遅延時間を与えるものであり、遅延
素子４６は２シ、の遅延時間を与えるものである。ここ
で、χは、一定読み出し速度でアレイを走査した場合に
１ビクセル・ピッチを走査するに要する時間を意味する
。

遅延されない出力ライン６５−１およびライン６６−２
および６６−６に接続した遅延素子４２および４ろそれ
ぞれの出力は加算／減算回路４５．４６および４７の入
力に印加される。輝度信号Ｙに関連する加算／減算回路
４５の出力５６−１は各ラインろ５−１．３６−２、ろ
６−６それぞれに看存する信号を相加することにより発
生せしめられる。レット色度信号Ｒに対応する加算／減
算回路４６の出力５６−２はライン６６−２に存在する
信号からう・ｒン６６−６に存在する信号をマイナスす
ることにより発生せしめられる；そして、ブルー色度信
号Ｂに関連する加算／減算回路４７の出力５６−３はラ
イン６６−６に存在するホワイト色度信号からライン６
５−１に存在する遅延されない出力信号をマイナスする
ことにより発生せしめられる。加算／減算回路４５．４
６および４７各々の出力はそれぞれの低域フィルタ５１
．５２．５３を通過せしめられてライン５７−１．５７
−２および５７−６にそれぞれ最終の輝度信号Ｙおよび
レッドおよびブルー色度信号ＲおよびＢを発生する。こ
れらの信号はディスプレイ或はデータ・レコーダのよう
なものの入力に供給されて直接に或は成る時間後に周知
の手法によりディスプレイされるに到る。

垂直シフト・レジスタ２０およびインターレス回路２２
は垂直ライン２３−１その他を駆動せしめる。これらは
対をなしてインターレス走査をする。同時に駆動せしめ
られる互に隣接した列におけるピクセルの各々から信号
電荷が伝送された後、水平シフト易レジスタ４０が駆動
されてライン６７−１その他を順次に駆動するに到る。

ライン６７−１を駆動すると６個のＰＥＴスイッチ６６
〜１．６ろ−２、ろ３−６をターン・オンし如くしてそ
れと同時に一つの３個用を構成する３　（ｌ′Ｌ／ｌの
ピクセル２６−１．２６−２および２６−３から信号電
荷を出力ライン６５−１．６５−２および６５−６に読
み出すに到る。遅延素子４２および４６により遅延せし
められた後、ライン３５−１．３６−２．３６７５の出
力は第５Ａ図に示される水平シフト・レジスタ周期に対
応した第５Ｂないし５Ｄに示されるようなものである。

加算／減算回路４５ないし４７の相加或は差動出力は第
５Ｅないし５Ｇに示されるものであり、そして低域フィ
ルタ５１ないし５３の最終出力は第５Ｈないし５Ｊに示
されるようなものである。

ここにおいて、この発明は上述の目的を達成するもので
あることが容易に理解されるであろう。

特に、この発明はピクセルから得られる出力を時間的に
適当に整列することにより高い空間的解像度を得るもの
であり、一方高速スイッチを必要としないことから該ス
イッチを使用することに基因する欠点を有しないもので
ある。

この発明の他の実施例が第８図に示されている。

この図において、アレイＭ′、水平および垂直シフト・
レジスタ、インターレス回路およびＦＥＴスイッチは第
４図に示されるものと同様のものであるので、簡単化の
ために省略する。

この第２の実施例において、出力ライン３５−１．３５
−２．６５−６はアナログ−ディジタル・コンバータ６
１に接続している。このコンバータにおいてその出力は
ディジタル化されている。アナログ−ディジタル・コン
バータの充分に高速動作するものが使用可能であると、
６本の出力ラインそれぞれの相異なる６色に対応する信
号パルスを相異なる時点に出現することができるので、
コンバータを１個とすることができる。ディジタル化信
号はディジタルレコーダ６２に記録され、次いでフレー
ム・メモリ６３に蓄積される。フレーム・メモリ６６に
はマトリックス中の各ピクセルに対し一つの蓄積位置が
指定されている。フレーム・メモリ６６に蓄積されたデ
ータは信号処理装置６４により読み出され、次いでディ
スプレイ或はレコーダ６５に印加される。信号処理装置
６４は、ヒリセル出力信号をディジタル形式でフレーム
・メモリ６６から第４図に示される遅延素子４２および
４６による遅延時間名および２　′／３に匹敵する遅れ
を以って読み出す。

第４図に示される実施例の変形例が第６図に示されてい
る。第６図実施例は相加／差動回路４６および４７への
入力が遅延素子４２および４６により遅延せしめられな
い点のみが第４図実施例と相違でる点である。第７人な
いし７５図は第５Ａないし５工図と内容は同様である。

第７Ｆ％７Ｇ％７エおよび７工図と第５１’％　５Ｇ％
　５工および５工図とをそれぞれ比較すれば理解するこ
とができるのであるが、この変形例の奏する効果は相加
／差動回路４６および４７に正および負パルスを印加す
るのを少し早めて同時になされるようにし、ライン５７
−２および５７−３上の漏波された出力を第７エおよび
７Ｊに示されるように左に偏移せしめることである。な
お、この場合対応する波形はわずかたけ変化している。

この実施例においては、フィルタ５Ｌ　５２および５６
のフォール・オフ周波数は先の実施例におけるものより
低い。

その他の動作は両実施例とも同様である。

この発明の好適な実施例の説明は以上の通りのものであ
る。好適な実施例につき図示説明したわけであるが、こ
の発明の精神および範囲を逸脱することなしにこの実施
例について種々の変更、変形を施すことができるであろ
うことは当業者には容易に理解されることであろう。

【図面の簡単な説明】

第１図はこの発明に係わる固体カラー・イメージ・セン
サ装置の従来例を示すダイヤグラムである。 第２図は第１図に示されるセンサ装置により発生せしめ
られる出力信号の波形を示すダイヤグラムである。 第６図は第１図に示されるセンサ装置と共に使用される
信号処理回路図である。 第４図はこの発明の固体カラー・イメージ・センサを示
す図である。 第５人ないし５工図は第４図に示される装置°の動作を
説明するに使用される波形図である。 第６図はこの発明の固体カラー・イメージ・センサの他
の実施例を示す図である。 第７人ないし７５図は第６図に示される装置の動作を説
明するに使用される波形図である。 第８図はこの発明の固体カラー・イメージ・センサ装置
の更に他の実施例を示す図である。 図中符号 ２０・・垂直シフト・レジスタ ２２・・インターレス回路 ２６・・垂直ライン ２６・・ピクセル ２８１・ＦＥＴスイッチ ６０・・水平ライン ３３・・ＦＥＴスイッチ ３５・・出力ライン ６６・・ライン ３７・・ライン ４０・・水平シフト・レジスタ ４２・・遅延素子 ４６・・遅延素子 ４５・・加算／減算回路 ４６・・加算／減算回路 ４７・・加算／減算回路 ５１・・低域フィルタ ５２−１低域フイルタ ５６・・低域フィルタ ５５・・ディスプレイ ５６・・出　力 ５７・・ライン

Claims (1)

1. 【特許請求の範囲】 １、列および行よりなるアレイに配列された複数のピク
   セルを具備し、上記ピクセルはグループとして上記アレ
   イに配列されており、各グループは少なくとも３個のヒ
   リセルよりなるものであり、各グループ内の各ピクセル
   は相異なる色の光に感応するものであり； 複数本の信号組合せ出力ラインを具備し、上記出力ライ
   ンのうちの１本は上記の色の各々について具備されたも
   のであり； 各グループ内の全ピクセルから得られた信号は同時に読
   み出されそしてピクセルが感応する各々の色のそれぞれ
   に対して具備せしめられた上記出力ラインのうちのそれ
   ぞれ対応する出力ラインに印加されるようにカラー・イ
   メージ信号を所定のグループ順序で上記グループから読
   み出す手段を具備し； 読み出された信号を上記出力ラインのうちの少なくとも
   ２本に対して、出力信号が遅延せしめられない上記グル
   ープのうちの各々における上記ピクセルのうちの一つか
   ら、出力が上記少なくとも２本の出力ラインに読み出さ
   れるところの上記ピクセルのうちのそれぞれの一つ迄、
   上記の列方向に走査するに要する走査時間に相当する時
   間間隔だけ、遅延して読み出す手段を具備し；上記出力
   信号のうちの遅延せしめられたものと遅延せしめられな
   いものとを組合せて輝度信号と少なくとも２色の色度信
   号を発生する組合せ手段を具備する； ことを特徴とする固体カラー・イメージ・センサー。 ２、上記グループの各々は６個のピクセルより成り、そ
   のうちの１個のピクセルはホワイト光に感応するもので
   あり、そのうちの他の１個のピクセルはシアン光に感応
   するものであり、そのうちの更に他の１個のピクセルは
   イエロー光に感応するものであることを特徴とする特許
   請求の範囲第１項に記載の固体カラー・イメージ・セン
   サーろ上記遅延手段は第１および第２の遅延素子よす成
   す、Ｊ：配糖１の遅延素子はピクセル−ピッチ走査時間
   の６分の１の時間に相当する遅延時間を有するものであ
   り、そして第２の遅延素子は上記ピクセル−ピッチ走査
   時間の２分の１の時間に相当する遅延時間を有するもの
   であることを特徴とする特許請求の範囲第２項に記載の
   固体カラー・イメージ・センサ１ ４、上記ヒリセルの各々は６角形状に形成された光感応
   部を有するものであることを特徴とする特許請求の範囲
   第１項に記載の固体カラー・イメージ・センサτ ５、上記グループの各々は上記ピクセルの６個組より成
   るものであることを特徴とする特許請求の範囲第４項に
   記載の固体カラー・イメージ・センサー ６、」二記遅延手段は上記アレイにおける上記ピクセル
   の各々の出力を蓄積するフレーム・メモリを具備し、更
   に上記フレーム・メモリに！されていた該メモリからの
   出力を読みとる信号処理手段を具備することを特徴とす
   る特許請求の範囲１に記載の固体カラー・イメージ、セ
   ンサー乙上記組合せ手段は上記遅延せしめられた出力信
   号と遅延せしめられない出力信号とを組合せるための複
   数の加算／減算回路を有するものであることを特徴とす
   る特許請求の範囲第１項に記載の固体カラー・イメージ
   ・センサー ８、列および行を構成するように配列された複数のピク
   セルを具備し、上記ヒリセルの各々は６角形状に形成さ
   れた光感応領域を具備し、上記列の各々におけるピクセ
   ルはイエロー、ホワイト、シアン光感応ピクセルのパタ
   ーンのくり返しとなるよう配列されており、１本おきの
   列におけるピクセルは隣接する列における最も近いピク
   セルの中心間の中点を通る線上に位置する中心を有して
   おり、隣接する列におけるピクセルはピクセルの６個組
   を構成しており、６個組はホワイト光感応ピクセルとシ
   アン光感応ピクセルとイエロー光憬応ピクセルとにより
   成り； 複数本の水平ラインを具備し、その各々は上記アレイに
   おける同一の色の光に感応するピクセル行にそれぞれ具
   備されており； 上記ピクセルの出力を上記水平ラインのそれぞれのもの
   に選択的に結合する複数の第１のスイッチング装置を具
   備しジ 上記ピクセルの隣接する２本の列から得られる出力がそ
   れぞれの上記水平ラインに同時に読み出されるように上
   記アレイをインターレス走査するため上記スイッチング
   装置を１駆動する手段を具備し； ホワイト、シアンおよびイエローそれぞれの色に対応す
   る６本の出力ラインを具備しＩ第２のスイッチング装置
   のグループを複数組具備し、上記第２のスイッチング装
   置のグループの各々は第２のスイッチング装置の６個よ
   り成るものであり、上記第２のスイッチング装置は上記
   アレイにおける相阪接する２本の列におけるピクセルの
   数の総和に等しい数だけ具備されており、上記第２のス
   イッチング装置は上記水平ラインのうちのそれぞれのも
   のに接続する入力端子およびそれぞれの水平ラインが接
   続する成る行のヒリセル１Ｊで感する互に同一の色の光
   に対応する上記出方ラインのうちの１本に接続する出力
   端子を有しており　； 上記第２のスイッチング装置のグループを順次に駆動す
   る手段を具備し； 上記第２および第６の出方ラインにそれぞれ接続する第
   １および第２の遅延素子を具備し、上記第１の遅延素子
   はヒリセルーピッチ走査時間の３に等しい遅延時間を有
   するものでありそして第２の遅延素子はヒリセルーピッ
   チ走査時間の２乙に等しい遅延時間を有するものであり
   ジ 第１ないし第６の加算／減算回路を具備し；上記第１の
   加算／減算回路は上記第１の出力ラインの各々、上記第
   １の遅延素子の出力、上記第２の遅延素子の出力に接続
   する非転倒入カを有しており５上記第２の加算／減算回
   路は上記第２の遅延素子の出力に接続する非転倒入方お
   よび上記第１の遅延素子の出力に接続する転倒久方を有
   しておリ１上記第６の加算／減算回路は上記第２の遅延
   素子の出力に接続する非転倒入力および上記第１の出力
   ラインに接続する転倒入力を有しており；第１ないし第
   ３の低域フィルタはそれぞれ上記第１ないし第６の加算
   ／減算回路の出力に接続している； ことを特徴とする固体カラー・イメージ・センサー ９゜それぞれ相異なる色の光に感応する少なくとも６個
   のピクセルを含むグループを構成する各ピクセルは列お
   よび行を構成するように配列された固体カラー・イメー
   ジ・センサーから出力信号を引き出す方法において： 上記グループにおけるピクセルの数に等しい数の出力ラ
   インの１組に対して上記グループの各々から順次に信号
   を読み出し、上記グループの各々内のピクセルからは信
   号は同時に読み出され−、そして互に同一の色の光に感
   応するピクセルから読み出される信号は上記グループ内
   の上記出力ラインの対応する１本に読み出され； 上記出力ラインの出力信号をそのうちの一つを除いて所
   定の遅延時間だけ遅延せしめ１上記出力信号の遅延せし
   められたものと遅延せしめられないものとを所定の組合
   せを構成するよう組せる； ことを特徴とする出力信号を引き出す方法。 、１０．上記遅延時間は出力信号が遅延されない上記グ
   ループの各々における上記ピクセルのうちの一つから出
   力信号が遅延される上記ピクセルのうちのそれぞれの一
   つ迄の列方向走査時間に対応する時であることを特徴と
   する特許請求の範囲第９項に記載の方法。