JPS60193707U - 電源投入時のミユ−ト回路 - Google Patents

電源投入時のミユ−ト回路

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JPS60193707U
JPS60193707U JP8054984U JP8054984U JPS60193707U JP S60193707 U JPS60193707 U JP S60193707U JP 8054984 U JP8054984 U JP 8054984U JP 8054984 U JP8054984 U JP 8054984U JP S60193707 U JPS60193707 U JP S60193707U
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JP
Japan
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power
turned
circuit
mute circuit
zener voltage
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Application number
JP8054984U
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English (en)
Inventor
上月　秀明
裕之 浅田
Original Assignee
富士通テン株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の一実施例を示す回路図、第２図はその
動作波形図、第３図および第４図は本考案の他の実施例
を示す回路図、第５図は従来のオーディオアンプの一例
を示す回路図、第６図はその動作波形図である。 図中、Ｔｒ□、　Ｔｒ２．　Ｔｒ４．　Ｔｒ５は増幅用
トランジスタ、ＯＰはオペアンプ、ＮＦは負帰還経路、
Ｍはミュート回路、ＴＤｌはツェナーダイオード、Ｄは
逆流阻止用ダイオード、Ｔｒ３はトランジスタ、Ｒ３’
＊　Ｃ３およびＲ６，Ｃ３は時定数回路である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 負帰還経路を有する一電源増幅回路の電源投入時のミュ
    ート回路において、電源電圧がツェナー電圧に達したと
    きオンとなるツェナーダイオードと、該ツェナー電圧を
    該増幅回路の負帰還端子に印加する逆流阻止用のダイオ
    ードと、該ツェナー電圧の印加時間を電源投入時から一
    定時間に制限する時定数回路およびトランジスタとを備
    えてなることを特徴とする電源投入時のミュート回路。
JP8054984U 1984-05-31 1984-05-31 電源投入時のミユ−ト回路 Pending JPS60193707U (ja)

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JPS60193707U true JPS60193707U (ja) 1985-12-23

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS498153A (ja) * 1972-05-10 1974-01-24

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS498153A (ja) * 1972-05-10 1974-01-24

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